KR20050064659A - Method of testing metal line in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 금속 배선 테스트 방법에 관한 것으로, 반도체 기판의 일부가 노출되도록 금속배선 패턴을 형성한 다음, 배리어 금속막 및 구리막을 증착한 후, 반응성 열처리 공정을 실시하여 금속배선, 특히 배리어금속막의 연속성을 관찰할 수 있고, 반응성 열처리 후, 배리어 금속막이 깨진 경우는 구리가 실리콘과 반응하여 CuSi3을 형성하므로, 직접 웨이퍼 표면 거칠기의 변화를 관찰 하거나, SEM을 이용하여 표면 또는 단면의 변화를 관찰하여 소자의 신뢰성을 신속하게 판별할 수 있는 반도체 소자의 금속 배선 테스트 방법을 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a metal wiring test method of a semiconductor device, wherein a metal wiring pattern is formed to expose a portion of a semiconductor substrate, a barrier metal film and a copper film are deposited, and then a reactive heat treatment process is performed to perform metal wiring, particularly a barrier The continuity of the metal film can be observed, and if the barrier metal film is broken after reactive heat treatment, copper reacts with silicon to form CuSi 3 , so the change of the surface roughness of the wafer can be directly observed, or the surface or cross section can be changed by SEM. The present invention provides a method for testing metal wiring of a semiconductor device capable of quickly determining the reliability of the device.
Description
본 발명은 반도체 소자의 금속 배선 테스트 방법에 관한 것으로, 특히 구리 금속배선 증착전에 형성되는 배리어 금속막의 증착을 테스트하기 위한 방법에 관한 것이다. The present invention relates to a method for testing metal wiring of a semiconductor device, and more particularly, to a method for testing deposition of a barrier metal film formed before deposition of copper metal wiring.
구리(Cu)는 알루미늄(Al)과 달리 층간 절연막(Inter Layer Dielectric; ILD)으로 사용되는 SiO2를 통해 확산이 일어나며 또한, 절연막을 통과해 소자로 이용하는 구리는 실리콘(Si) 내에 딥 레벨(Deep Level)로 존재하게 된다. 즉, 구리는 실리콘 내에서 딥 레벨 도판트(Deep Level Dopant)로 작용하여 실리콘의 금지대(Forbidden Band)내에 여러 개의 억셉터(Acceptor)와 도우너(Donor) 레벨을 형성시킨다. 이들 딥 레벨이 재결합 생성(Generation-Recombination)의 소스로 작용하여 누설 전류(Leakage Current)를 유발시켜 소자를 파괴시키게 된다. 따라서 구리를 배선공정에 도입하려면 이종 금속과 접촉하는 하부는 물론이고, 측벽의 절연체 젤료에 대한 배리어 금속막이 필요하다.Unlike aluminum (Al), copper (Cu) diffuses through SiO 2 used as an interlayer dielectric (ILD), and copper used as a device through the insulating layer is deep in silicon (Si). Level). That is, copper acts as a deep level dopant in silicon to form several acceptor and donor levels in the forbidden band of silicon. These deep levels act as a source of generation-recombination, causing leakage currents and destroying the device. Therefore, in order to introduce copper into the wiring process, a barrier metal film against the insulator gel material of the sidewalls as well as the lower portion in contact with the dissimilar metal is required.
알루미늄 배선의 경우는 라인(Line) 저항 또는 비아(Via)저항을 측정함으로써, 열처리 또는 증착시 형성된 제 2상으로 인한 저항의 증가로써 배리어 금속막의 적합성 유무를 쉽게 판단할 수 있다. 하지만, 구리/저유전율 절연막의 경우 측벽 쪽의 절연막 재료에 대한 배리어 금속막의 평가를 위하여 BTS(Bias Thermal Stress)를 가해 결함을 가속화 시키는 전기적인 테스트 방식을 사용한다. In the case of aluminum wiring, it is possible to easily determine the suitability of the barrier metal film by increasing the resistance due to the second phase formed during heat treatment or deposition by measuring a line resistance or via resistance. However, in the case of the copper / low dielectric constant insulating film, an electrical test method for accelerating the defect by applying a BTS (Bias Thermal Stress) is used to evaluate the barrier metal film on the insulating material on the sidewall.
도 1은 종래의 구리 배리어 금속막을 테스트 하기 위한 서프 및 컴브 구조를 설명하기 위한 개념도이고, 도 2는 MOS 구조를 설명하기 위한 개념도이다. 1 is a conceptual diagram illustrating a surf and comb structure for testing a conventional copper barrier metal film, and FIG. 2 is a conceptual diagram illustrating a MOS structure.
도 1 및 도 2를 참조하면, 서프와 컴프(Serp&Comb) 구조를 형성하여 라인 투 라인(Line to Line)에 대한 누설 전류를 측정하는 방법이 있는데, 이는 구리 CMP 후 표면에 남아있는 소량의 구리 이온 또는 불순물들의 영향을 받을 수 있으며, 또한, 구리 이온의 표면이동으로 인하여 측정값을 신뢰하기 어려운 문제가 발생한다. 이를 해결하기 위해 MOS 구조를 만들어 C-V 플럿(Plot)으로부터 Vfb(Flat Band Voltage)의 이동을 관찰함으로써, 배리어 금속막의 평가를 수행하는 것이 일반적이다.Referring to FIGS. 1 and 2, there is a method of measuring a leakage current for a line to line by forming a surf and comb structure, which is a small amount of copper ions remaining on the surface after copper CMP. Or it may be affected by impurities, and also, the problem of the measurement value is difficult to trust due to the surface movement of copper ions. In order to solve this problem, it is common to perform evaluation of the barrier metal film by making a MOS structure and observing the movement of the flat band voltage (Vfb) from the C-V plot.
하지만, C-V 측정의 경우에도 미리 BTS를 가하지 않으면 Vfb의 이동이 일러나지 않게 되며, 구리는 200℃ 이상에서도 산화가 매우 심하게 일어나므로 표면에 패시베이션 층(Passivation Layer)을 덮은 후, 패드(Pad) 부분만이 노출되도록 노광공정을 거치고, 또한 노출된 패드 부분이 산화되지 않도록 전극을 다른 재료로 만들어야 한다. 또한, Vfb의 이동은 산화막내에 포함되어 있는 극소량의 불순물 이온들에 의해서도 영향을 받기 때문에 구리 이온만의 이동을 판별하는 것이 매우 어려운 것으로 알려져 있다. However, even in the case of CV measurement, if the BTS is not applied in advance, the movement of Vfb will not be known. Since copper is very oxidized at 200 ° C. or higher, the pad portion is covered after the passivation layer is covered on the surface. The electrode is made of another material so that only the exposed pad portion is exposed and the exposed pad portion is not oxidized. In addition, since the movement of Vfb is also influenced by the small amount of impurity ions contained in the oxide film, it is known that it is very difficult to determine the movement of only copper ions.
이와 같이 구리 배리어용 시료에 대한 평가를 하기 위해서는 복잡한 공정이 수행되어야 하며 C-V 측정과 같은 전기적 테스트(Electrical Test)방식도 결국 구리 배리어에 대한 절대적인 측정 방법은 아니며 단지 상대적인 배리어 금속막의 비교만이 가능하다. In order to evaluate a copper barrier sample, a complicated process must be performed, and an electrical test method such as CV measurement is not an absolute measurement method for a copper barrier, but only a comparison of relative barrier metal films is possible. .
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 배리어 금속막과 구리 금속막을 순차적으로 형성한 다음, 소정의 열처리 공정을 실시하여 구리와 실리콘간의 반응을 통해 금속배선의 특성을 테스트 할 수 있는 반도체 소자의 금속 배선 테스트 방법을 제공한다. Therefore, in order to solve the above problems, the present invention sequentially forms a barrier metal film and a copper metal film, and then performs a predetermined heat treatment process to test the characteristics of the metal wiring through the reaction between copper and silicon. To provide a method for testing metal wiring.
본 발명에 따른 반도체 기판상에 층간 절연막을 형성한 다음, 상기 층간 절연막 및 반도체 기판을 패터닝하여 금속배선용 패턴을 형성하는 단계와, 전체 구조상에 그 단차를 따라 배리어 금속막을 형성하는 단계와, 구리 금속막을 증착하여 금속배선용 패턴을 매립하는 단계 및 반응성 열처리 공정을 실시한 다음, 계면간에 형성된 반응성 물질상의 관찰을 통해 금속배선의 결함 여부를 판단하는 단계를 포함하는 반도체 소자의 금속 배선 테스트 방법을 제공한다. Forming an interlayer insulating film on the semiconductor substrate according to the present invention, and then patterning the interlayer insulating film and the semiconductor substrate to form a metal wiring pattern, forming a barrier metal film along the step on the entire structure, and copper metal A method of testing a metal wiring of a semiconductor device, the method comprising depositing a film to fill a metal wiring pattern and performing a reactive heat treatment process, and then determining whether the metal wiring is defective by observing a reactive material formed between the interfaces.
바람직하게, 상기 반응성 열처리 공정은 150 내지 700℃ 온도와, 진공 또는 수소와 같은 환원성 분위기하에서, 10 내지 6000초 동안 실시하는 것이 효과적이다. Preferably, the reactive heat treatment process is effective for 10 to 6000 seconds at a temperature of 150 to 700 ℃ and in a reducing atmosphere such as vacuum or hydrogen.
바람직하게, 상기 반응성 물질막 상은 CuSi3이고, 상기 반응성 물질막의 관찰은 웨이퍼 표면 거칠기의 변화를 관찰 하거나, SEM을 이용하여 표면 또는 단면의 변화를 관찰하여 실시하는 것이 효과적이다.Preferably, the reactive material film is formed of CuSi 3 , and the observation of the reactive material film may be performed by observing a change in the surface roughness of the wafer or by observing a change in the surface or the cross section by using a SEM.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
구리 배선 공정은 IC 회로의 스케일 다운(Scale Down)에 따라 사용이 불가피해지는 공정이므로 딥 콘택(Deep Contact) 또는 트렌치 패턴에 적용될 경우 배리어 금속막 증착 공정의 한계성으로 인해 스텝 커버리지(Step Coverage)가 점차 나빠지므로 하부 또는 측벽에 증착되는 배리어 금속막의 두께는 점점 얇아지며 또한 구리 배선의 유효(Effective) 저항을 높이지 않기 위해서라도 배리어 금속막의 두께는 제한이 따르게 된다. 예를 들어 HCM(Hollow Cathode magnetron) TaNx, IMP(Ion Metal Plasma) TaNx와 같은 어드밴스드 이온나이즈드(Advanced Ionized) PVD 방식의 경우 측벽 스텝 커버리지가 약 10% 정도가 되어 배리어 금속막의 두께가 측벽에서 약 30Å 정도가 된다. 또한, ITRS(International Technology Roadmap for Semiconductor)에 따르면, 0.07㎛ 테크에서는 배리어 금속막에 허용되는 두께가 최대 30Å 정도로 예상하고 있다. 종래의 기술로는 이러한 얇은 층에 대한 평가가 어려운 문제가 있다.Since the copper wiring process is inevitable due to scale down of the IC circuit, step coverage is gradually increased due to the limitation of the barrier metal film deposition process when applied to deep contact or trench patterns. Since the thickness of the barrier metal film deposited on the lower side or the sidewall becomes worse, the thickness of the barrier metal film is limited even in order not to increase the effective resistance of the copper wiring. For example, in advanced ionized PVD systems such as HCM (Hollow Cathode magnetron) TaN x and IMP (Ion Metal Plasma) TaN x , the sidewall step coverage is about 10%, so the barrier metal film thickness Is about 30Å. In addition, according to the International Technology Roadmap for Semiconductor (ITRS), 0.07 µm tech expects a thickness of up to 30 kHz for the barrier metal film. The prior art has a problem that evaluation of such thin layers is difficult.
배리어 금속막을 테스트하기 위한 방법으로 순순한 반도체 기판(Bare Si Wafer)위에 배리어 금속막과 구리를 증착한 다음, 열처리 하여 Rs(Sheet resistance)를 측정하거나, X-레이 분석등을 통하여 상 변환을 관찰하여 배리어 금속막의 결함 온도를 측정하는 방법이 있다. 또한, AES 또는 SIMS와 같은 정량 분석을 통하여 계면을 이동한 구리 원자를 검출할 수 있다. As a method for testing the barrier metal film, the barrier metal film and copper are deposited on a pure bare substrate, and then heat-treated to measure sheet resistance (Rs) or to observe phase conversion through X-ray analysis. There is a method of measuring the defect temperature of the barrier metal film. In addition, it is possible to detect copper atoms shifted at an interface through quantitative analysis such as AES or SIMS.
본 실시예에서는 금속배선용 패턴을 형성하고, 전체 구조상에 그 단차를 따라 배리어 금속막을 증착하고, 구리 금속막을 이용하여 금속배선용 패턴을 매립한 후, 열공정을 실시하여 구리 금속막과 실리콘간의 반응을 유도한 다음, SEM(Scanning Electron Microscope)을 이용하여 그 단면을 관찰하여 배리어 금속막을 테스트한다. In this embodiment, a metal wiring pattern is formed, a barrier metal film is deposited along the steps on the entire structure, a metal wiring pattern is embedded using a copper metal film, and then a thermal process is performed to perform a reaction between the copper metal film and silicon. After induction, the barrier metal film is tested by observing the cross section using a scanning electron microscope (SEM).
도 3a 내지 도 3d는 본 발명에 따른 금속배선 테스트 방법을 설명하기 위한 단면도들이다. 3A to 3D are cross-sectional views illustrating a metallization test method according to the present invention.
도 3a 및 도 3b를 참조하면, 반도체 기판(10)상에 층간 절연막(20)을 증착한 다음, 층간 절연막(20) 및 반도체 기판을 패터닝하여 금속배선용 패턴(30)을 형성한다. 3A and 3B, an interlayer insulating film 20 is deposited on the semiconductor substrate 10, and then the interlayer insulating film 20 and the semiconductor substrate are patterned to form a metal wiring pattern 30.
본 실시예에서는 순수한 반도체 기판(10)상에 층간 절연막(20)을 형성하였다. 이는 정확한 배리어 금속막을 테스트하기 위함이다. In this embodiment, the interlayer insulating film 20 is formed on the pure semiconductor substrate 10. This is to test the correct barrier metal film.
층간 절연막(20)은 산화막 계열의 물질막을 이용하여 형성하는 것이 바람직하고, 본 실시예에서는 층간 절연막(20)으로 SiO2막, SiOF막, SiOC막 및 SiOCH 막 중 적어도 어느 하나의 막을 이용하여 형성하는 것이 바람직하다. 층간 절연막(20)으로 SiO2막을 사용하는 것이 가장 바람직하다. 층간 절연막(20)의 두께는 실제 반도체 소자에서 사용되는 콘택홀, 비아홀 및 트렌치 형성을 위한 절연막의 두께로 하는 것이 바람직하다.The interlayer insulating film 20 is preferably formed using an oxide-based material film, and in this embodiment, the interlayer insulating film 20 is formed using at least one of SiO 2 film, SiOF film, SiOC film, and SiOCH film. It is desirable to. Most preferably, a SiO 2 film is used as the interlayer insulating film 20. The thickness of the interlayer insulating film 20 is preferably the thickness of the insulating film for forming contact holes, via holes, and trenches used in actual semiconductor devices.
금속배선용 패턴(30)은 층간 절연막(20) 상에 금속배선용 감광막 패턴을 형성한 다음 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 층간 절연막(20)을 식각하되, 과도식각을 실시하여 하부의 반도체 기판의 일부도 식각하여 트렌치를 형성하는 것이 바람직하다. 금속배선용 트렌치뿐만 아니라 비아홀, 콘택홀을 형성할 수 있고, 이들의 결합인 듀얼 다마신 패턴으로 형성할 수도 있다. In the metal wiring pattern 30, a metal wiring photoresist pattern is formed on the interlayer insulating film 20, and then the interlayer insulating film 20 is etched by performing an etching process using the photoresist pattern as an etching mask. A portion of the semiconductor substrate may also be etched to form trenches. Not only metal trenches but also via holes and contact holes may be formed, or a dual damascene pattern which is a combination thereof may be formed.
금속배선용 패턴(30) 형성시 하부의 반도체 기판(10)을 식각함은, 후속 공정에 의해 형성되는 구리는 층간 절연막(20)으로 사용하는 SiO2와 같은 유전체로의 확산을 검출하기 매우 어렵기 때문에 구리와의 반응성이 매우 우수한 실리콘(Si)을 이용하기 위함이다. 즉, 구리와 실리콘은 300℃ 이하의 온도에서도 매우 잘 반응하여 CuSi3을 형성하며 심지어 상온에서도 반응이 일어날 수 있다. 따라서, 실제 구조의 딥 콘택 및/또는 트렌치 패턴에 후속 공정을 통해 배리어 금속막(40)과 구리막을 증착하고, 스텝 커버리지가 나빠 배리어 금속막(40)의 두께가 얇은 하부 측벽쪽은 Si와 접촉하도록 구조를 만들어 열처리 후, 구리와 실리콘간의 반응성을 관찰할 수 있다(도 3b의 A 영역).Etching the lower semiconductor substrate 10 during the formation of the metallization pattern 30 is difficult to detect diffusion into the dielectric such as SiO 2 used as the interlayer insulating film 20 by the copper formed by the subsequent process. Therefore, it is to use silicon (Si) which is very reactive with copper. That is, copper and silicon react very well at temperatures below 300 ° C to form CuSi 3 and even at room temperature. Therefore, the barrier metal film 40 and the copper film are deposited on the deep contact and / or trench pattern of the actual structure through a subsequent process, and the step coverage is poor, so that the lower sidewall of the barrier metal film 40 has a thin contact with Si. After the heat treatment, the structure between the copper and silicon can be observed (region A in FIG. 3B).
도 3c 및 도 3d를 참조하면, 전체 구조상에 그 단차를 따라 배리어 금속막(40)을 형성한다. 구리 금속막(50)을 증착하여 금속배선용 패턴(30)을 매립한다. 구리와 실리콘과의 반응을 유도하기 위한 열처리 공정을 실시한 다음, 계면간에 형성된 반응성 물질상(구리 금속막(50)과 반도체 기판(10)의 반응; CuSi3) 상의 관찰을 통해 금속배선(40)의 결함 여부를 판단한다.3C and 3D, the barrier metal film 40 is formed along the step on the entire structure. The copper metal film 50 is deposited to bury the metal wiring pattern 30. After performing a heat treatment process for inducing a reaction between copper and silicon, the metal wiring 40 is observed through observation of a reactive material phase (reaction of the copper metal film 50 and the semiconductor substrate 10; CuSi 3 ) formed between the interfaces. Determine whether there is a defect.
배리어 금속막(40) 증착전에 BOE(Buffered Oxide Etchant) 또는 Ar 플라즈마 스퍼터링(Ar Plasma Sputtering)을 이용한 세정공정을 실시할 수 있다. 이를 통해 금속배선용 패턴(30) 하부의 반도체 기판(10)상에 형성된 산화막을 제거할 수 있다. Before deposition of the barrier metal layer 40, a cleaning process using BOE (Buffered Oxide Etchant) or Ar Plasma Sputtering may be performed. Through this, the oxide film formed on the semiconductor substrate 10 under the metal wiring pattern 30 may be removed.
배리어 금속막(40)은 Ta막, TaN막, TaC막, WN막, TiN막, TiW막, TiSiN막, WBN막, WC막 중 적어도 어느 하나의 막을 사용하는 것이 바람직하다. 배리어 금속막(40)으로 컬러메이티드(Collimated) TiN막, HCM Ta막 및 HCM TaNx막을 사용하는 것이 효과적이다.The barrier metal film 40 preferably uses at least one of a Ta film, a TaN film, a TaC film, a WN film, a TiN film, a TiW film, a TiSiN film, a WBN film, and a WC film. It is effective to use a colorized TiN film, an HCM Ta film and an HCM TaN x film as the barrier metal film 40.
구리 금속막(50)은 PVD 방식을 이용하여 1300 내지 3000Å 두께의 구리를 층착할 수 있다. 뿐만 아니라 PVD 방식으로 구리 씨드층을 200 내지 2000Å 두께로 증착한 다음, 전기도금이나 무전해 도금 및 CVD 방법을 통해 1000 내지 3000Å 두께의 구리를 증착하여 형성할 수 있다. The copper metal film 50 may deposit 1300 to 3000 mm thick copper using a PVD method. In addition, the copper seed layer may be formed by depositing a copper seed layer with a thickness of 200 to 2000 mW by PVD, and then depositing copper with a thickness of 1000 to 3000 mW by electroplating or electroless plating and CVD.
상술한 바와 같이 구리 금속막(50)을 형성한 다음, 화학 기계적 연마 공정(CMP)을 이용한 평탄화 공정을 실시하여 층간 절연막(20) 상부의 구리 금속막(50)을 제거할 수도 있다. As described above, the copper metal film 50 may be formed, and then the copper metal film 50 on the interlayer insulating film 20 may be removed by a planarization process using a chemical mechanical polishing process (CMP).
또한, 구리 금속막(50)의 표면이 후속 열처리 공정중 노출될 경우 구리 금속막(50)이 산화되므로 구리 금속막(50)의 산화를 방지하기 위한 패시베이션막(미도시)을 증착할 수 있다. In addition, since the copper metal film 50 is oxidized when the surface of the copper metal film 50 is exposed during a subsequent heat treatment process, a passivation film (not shown) may be deposited to prevent oxidation of the copper metal film 50. .
열처리 공정은 150 내지 700℃ 온도에서 10 내지 6000초 동안 실시하는 것이 바람직하다. 열처리 공정은 진공(< 1*103 torr) 또는 수소와 같은 환원성 분위기에서 실시하는 것이 바람직하다.The heat treatment process is preferably carried out for 10 to 6000 seconds at a temperature of 150 to 700 ℃. The heat treatment step is preferably performed in a reducing atmosphere such as vacuum (<1 * 10 3 torr) or hydrogen.
배리어 금속막(40)의 결함 온도는 열처리한 후 구리와 실리콘이 반응하여 CuSi3가 형성된 것으로 정의한다. 이는 직접 웨이퍼 표면 거칠기의 변화를 관찰할 수도 있고, SEM을 이용하여 표면 또는 단면의 변화를 관찰할 수 있다.The defect temperature of the barrier metal film 40 is defined as CuSi 3 formed by reacting copper with silicon after heat treatment. It may directly observe the change in the wafer surface roughness, and may observe the change in the surface or the cross section using the SEM.
도 4a는 본 발명에 따른 금속배선용 패턴으로 트랜치를 형성하여 테스트한 결과사진이고, 도 4b는 금속배선용 패턴으로 콘택을 형성하여 테스트한 사진이다. Figure 4a is a photograph of the result of the test by forming a trench with a metal wiring pattern according to the present invention, Figure 4b is a photograph of the test formed by forming a contact with a pattern for metal wiring.
도 4a 및 도 4b를 참조하면, 노렙루스(Novellous)의 C2 이노바 시스템(INOVA System)을 이용하여 HCM TaNx를 300Å 증착한 다음, HCM 구리를 1500Å 증착하고, 전기 도금으로 구리 금속막을 형성한 후, 평탄화 공정을 실시하고, 반응성 열처리 공정을 실시한 평면도 및 단면도이다. 도면에서 보는 바와 같이 반응성 열처리 후, 배리어 금속막이 깨진 경우는 구리가 실리콘과 반응하여 CuSi3을 형성하므로, 콘택 및 트렌치에 대한 변화를 SEM을 이용하여 쉽게 관찰할 수 있다.Referring to FIGS. 4A and 4B, HCM TaN x was deposited at 300 μs by using a C2 INOVA System from Novellus, and then 1500 μm was deposited on HCM copper, and a copper metal film was formed by electroplating. It is a top view and sectional drawing which performed the planarization process and performed the reactive heat processing process after that. As shown in the figure, when the barrier metal film is broken after the reactive heat treatment, copper reacts with silicon to form CuSi 3 , and thus, changes to contacts and trenches can be easily observed using SEM.
상술한 바와 같이, 본 발명은 반도체 기판의 일부가 노출되도록 금속배선 패턴을 형성한 다음, 배리어 금속막 및 구리막을 증착한 후, 반응성 열처리 공정을 실시하여 금속배선, 특히 배리어금속막의 연속성을 관찰할 수 있다. As described above, the present invention forms a metallization pattern so that a part of the semiconductor substrate is exposed, deposits a barrier metal layer and a copper layer, and then conducts a reactive heat treatment process to observe the continuity of the metallization, in particular the barrier metal layer. Can be.
또한, 반응성 열처리 후, 배리어 금속막이 깨진 경우는 구리가 실리콘과 반응하여 CuSi3을 형성하므로, 직접 웨이퍼 표면 거칠기의 변화를 관찰 하거나, SEM을 이용하여 표면 또는 단면의 변화를 관찰하여 소자의 신뢰성을 신속하게 판별할 수 있다.In addition, when the barrier metal film is broken after reactive heat treatment, copper reacts with silicon to form CuSi 3. Therefore, the surface reliability of the device can be observed by directly changing the wafer surface roughness or by using a SEM. Can be determined quickly.
도 1은 종래의 구리 배리어 금속막을 테스트 하기 위한 서프 및 컴브 구조를 설명하기 위한 개념도이고, 도 2는 MOS 구조를 설명하기 위한 개념도이다. 1 is a conceptual diagram illustrating a surf and comb structure for testing a conventional copper barrier metal film, and FIG. 2 is a conceptual diagram illustrating a MOS structure.
도 3a 내지 도 3d는 본 발명에 따른 금속배선 테스트 방법을 설명하기 위한 단면도들이다. 3A to 3D are cross-sectional views illustrating a metallization test method according to the present invention.
도 4a는 본 발명에 따른 금속배선용 패턴으로 트랜치를 형성하여 테스트한 결과사진이고, 도 4b는 금속배선용 패턴으로 콘택을 형성하여 테스트한 사진이다. Figure 4a is a photograph of the result of the test by forming a trench with a metal wiring pattern according to the present invention, Figure 4b is a photograph of the test formed by forming a contact with a pattern for metal wiring.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10 : 반도체 기판 20 : 층간 절연막10 semiconductor substrate 20 interlayer insulating film
30 : 금속배선용 패턴 40 : 배리어 금속막30: metal wiring pattern 40: barrier metal film
50 : 구리 금속막 50: copper metal film
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030096233A KR20050064659A (en) | 2003-12-24 | 2003-12-24 | Method of testing metal line in semiconductor device |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1020030096233A KR20050064659A (en) | 2003-12-24 | 2003-12-24 | Method of testing metal line in semiconductor device |
Publications (1)
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Family
ID=37256230
Family Applications (1)
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| KR1020030096233A KR20050064659A (en) | 2003-12-24 | 2003-12-24 | Method of testing metal line in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050064659A (en) |
-
2003
- 2003-12-24 KR KR1020030096233A patent/KR20050064659A/en not_active Application Discontinuation
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