KR20050064038A - Input buffer - Google Patents

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KR20050064038A KR1020030095307A KR20030095307A KR20050064038A KR 20050064038 A KR20050064038 A KR 20050064038A KR 1020030095307 A KR1020030095307 A KR 1020030095307A KR 20030095307 A KR20030095307 A KR 20030095307A KR 20050064038 A KR20050064038 A KR 20050064038A
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고복림
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Abstract

본 발명은 외부 기준전압의 변화를 검출하는 회로를 사용하여 전류 구동 능력을 다르게 설정함으로써 외부 기준전압의 레벨에 따라 출력신호의 타이밍 변화를 줄여 셋업 시간과 홀드 시간의 변화를 최소화 할 수 있는 반도체 메모리 장치의 입력 버퍼에 관한 것으로, 전류 미러형 차동 증폭기를 이용하고, 제 1 입력단자에 인가되는 외부 기준전압에 의해 형성되는 제 1 전류 경로를 구성하는 다수의 제 1 구동수단과, 제 2 입력단자에 인가되는 입력 신호에 의해 형성되는 제 2 전류 경로를 구성하는 다수의 제 2 구동수단과, 외부 기준전압의 레벨에 따라 제 1 구동수단의 구동 능력을 조절하는 다수의 제 1 구동 제어수단과, 외부 기준전압의 레벨에 따라 제 2 전류 경로의 구동 능력을 조절하는 다수의 제 2 구동 제어수단을 포함하는 것을 특징으로 한다.According to the present invention, a circuit for detecting a change in an external reference voltage is used to set a current driving capability differently, thereby reducing a change in timing of an output signal according to the level of an external reference voltage, thereby minimizing changes in setup time and hold time. 1. An input buffer of a device, comprising: a plurality of first drive means and a second input terminal using a current mirror type differential amplifier and constituting a first current path formed by an external reference voltage applied to a first input terminal; A plurality of second driving means constituting a second current path formed by an input signal applied to the plurality of first driving means, a plurality of first driving control means for adjusting the driving capability of the first driving means according to a level of an external reference voltage; And a plurality of second driving control means for adjusting the driving capability of the second current path according to the level of the external reference voltage.

Description

입력 버퍼{Input buffer}Input buffer

본 발명은 반도체 메모리 장치의 입력 버퍼에 관한 것으로, 보다 상세하게는 외부 기준전압의 변화를 검출하는 회로를 사용하여 전류 구동 능력을 다르게 설정함으로서 외부 기준전압의 레벨에 따라 출력신호의 타이밍 변화를 줄여 셋업 시간과 홀드 시간의 변화를 최소화 할 수 있는 반도체 메모리 장치의 입력 버퍼에 관한 것이다. The present invention relates to an input buffer of a semiconductor memory device, and more particularly, by setting a current driving capability differently using a circuit that detects a change in an external reference voltage, thereby reducing a change in timing of an output signal according to the level of an external reference voltage. The present invention relates to an input buffer of a semiconductor memory device capable of minimizing changes in setup time and hold time.

도 1은 일반적인 차동 증폭형 입력 버퍼를 나타낸 회로도이다. 여기서 차동 증폭형 입력 버퍼는 전류 미러형 차동 증폭형 입력 버퍼(current mirror type differential type input buffer)를 이용한다. 또한 입력 신호 VIN로는 클락 신호(clock signal), 명령 신호인 /CS, /RAS, /CAS, /WE, 제어 신호인 CKE, DLL 신호, 또는 어드레스 신호등이 사용될 수 있다.1 is a circuit diagram illustrating a general differential amplification input buffer. Here, the differential amplification input buffer uses a current mirror type differential type input buffer. Also, a clock signal, a clock signal / CS, / RAS, / CAS, / WE, a control signal CKE, a DLL signal, or an address signal may be used as the input signal VIN.

입력 버퍼는 PMOS 트랜지스터 PT1, PT2, NMOS 트랜지스터 NT1, NT2, NT3 및 인버터 IV1을 포함한다. The input buffer includes PMOS transistors PT1, PT2, NMOS transistors NT1, NT2, NT3 and inverter IV1.

여기서, PMOS 트랜지스터 PT1, PT2는 전류 미러형(current mirror type)으로 연결되고, NMOS 트랜지스터 NT1, NT2는 드레인이 PMOS 트랜지스터 PT1, PT2의 드레인에 각각 접속되고, 게이트에 외부 기준전압 ExtVREF 및 입력 신호 VIN가 각각 인가되고, NMOS 트랜지스터 NT3은 드레인이 NMOS 트랜지스터 NT1, NT2의 공통 소스에 접속되고, 게이트에 제어신호 CTRL가 인가되고, 인버터 IV1은 PMOS 트랜지스터 PT2와 NMOS 트랜지스터 NT2의 공통 드레인의 전위를 반전하여 출력 신호 VOUT를 출력한다.Here, the PMOS transistors PT1 and PT2 are connected in a current mirror type, and the NMOS transistors NT1 and NT2 have drains connected to drains of the PMOS transistors PT1 and PT2, respectively, and have an external reference voltage ExtVREF and an input signal VIN at the gate. Are respectively applied, the drain of the NMOS transistor NT3 is connected to the common source of the NMOS transistors NT1 and NT2, the control signal CTRL is applied to the gate, and the inverter IV1 inverts the potential of the common drain of the PMOS transistor PT2 and the NMOS transistor NT2. Output the output signal VOUT.

이와 같이 구성된 종래 기술에 따른 입력 버퍼는 외부 기준전압 ExtVREF이 인가되어 형성되는 전류 경로(current path)와 입력 신호 VIN가 인가되어 형성되는 전류 경로를 통해 흐르는 전류의 크기를 비교하여 그 결과를 출력 신호 VOUT로써 출력한다.The input buffer according to the prior art configured as described above compares the magnitude of the current flowing through the current path formed by applying the external reference voltage ExtVREF and the current path formed by applying the input signal VIN, and outputs the result as an output signal. Output as VOUT.

따라서, 도 1에 개시된 입력 버퍼는 전원 전압 VDD의 변화(variation), 외부 기준전압 ExtVREF의 변화 및 접지전압 VSS의 변화에 의해 출력 신호 VOUT 타이밍이 변한다.Accordingly, in the input buffer disclosed in FIG. 1, the output signal VOUT timing changes due to a change in the power supply voltage VDD, a change in the external reference voltage ExtVREF, and a change in the ground voltage VSS.

예를 들어 DRAM의 설계에서 외부 기준전압 ExtVREF의 레벨을 출력 버퍼에 사용되는 전원전압의 절반의 값(VDDQ/2)으로 정하면, 도 2a에 개시된 바와 같이 외부 기준전압 ExtVREF이 설정된 전압 VDDQ/2보다 높은 경우 출력 신호 VOUT의 타이밍은 상승(rising) 에지에 대해서는 빠르고, 하강(falling) 에지에서는 느리고, 도 2b에 개시된 바와 같이 외부 기준전압 ExtVREF이 설정된 전압 VDDQ/2보다 낮은 경우 출력 신호 VOUT의 타이밍은 상승(rising) 에지에 대해서는 느리고, 하강(falling) 에지에서는 빠르다.For example, in the design of DRAM, if the level of the external reference voltage ExtVREF is set to half the value of the power supply voltage (VDDQ / 2) used for the output buffer, the external reference voltage ExtVREF is higher than the set voltage VDDQ / 2 as shown in FIG. 2A. When high, the timing of the output signal VOUT is fast on the rising edge, slow on the falling edge, and when the external reference voltage ExtVREF is lower than the set voltage VDDQ / 2 as shown in FIG. 2B, the timing of the output signal VOUT is Slow on the rising edge and fast on the falling edge.

상기와 같은 동작 특성은 AC 타이밍 조건인 셋업 시간과 홀드 시간이 변하게 하는 문제점이 발생한다.Such operating characteristics cause a problem that the setup time and the hold time, which are AC timing conditions, change.

상기 문제점을 해결하기 위한 본 발명의 목적은 외부 기준전압 변화에 대한 입력 버퍼의 성능 저하를 방지하는 것이다.An object of the present invention for solving the above problems is to prevent the performance degradation of the input buffer to the external reference voltage change.

본 발명의 다른 목적은 저전원전압 반도체 메모리 장치에 적용 가능한 것이다.Another object of the present invention is applicable to a low power supply semiconductor memory device.

본 발명의 또 다른 목적은 외부 기준전압 변화에 대한 셋업 및 홀드 시간의 특성 변화를 방지하는 것이다.It is another object of the present invention to prevent the change in the characteristics of the setup and hold time with respect to the external reference voltage change.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 입력 버퍼는 전류 미러형 차동 증폭기를 이용하는 입력 버퍼에 있어서, 제 1 입력단자에 인가되는 외부 기준전압에 의해 형성되는 제 1 전류 경로를 구성하는 다수의 제 1 구동수단; 제 2 입력단자에 인가되는 입력 신호에 의해 형성되는 제 2 전류 경로를 구성하는 다수의 제 2 구동수단; 상기 외부 기준전압의 레벨에 따라 상기 제 1 구동수단의 구동 능력을 조절하는 다수의 제 1 구동 제어수단; 및 상기 외부 기준전압의 레벨에 따라 상기 제 2 전류 경로의 구동 능력을 조절하는 다수의 제 2 구동 제어수단을 포함하는 것을 특징으로 한다.The input buffer of the semiconductor memory device of the present invention for achieving the above object is a number of constituting the first current path formed by an external reference voltage applied to the first input terminal in the input buffer using the current mirror type differential amplifier First driving means; A plurality of second driving means constituting a second current path formed by an input signal applied to the second input terminal; A plurality of first driving control means for adjusting the driving capability of the first driving means according to the level of the external reference voltage; And a plurality of second driving control means for adjusting the driving capability of the second current path according to the level of the external reference voltage.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 차동 증폭형 입력 버퍼를 나타낸 회로도이다. 여기서 차동 증폭형 입력 버퍼는 전류 미러형 차동 증폭형 입력 버퍼(current mirror type differential type input buffer)를 이용한다. 또한 입력 신호 VIN로는 클락 신호(clock signal), 명령 신호인 /CS, /RAS, /CAS, /WE, 제어 신호인 CKE, DLL 신호, 또는 어드레스 신호등이 사용될 수 있다.3 is a circuit diagram illustrating a differential amplifying input buffer according to the present invention. Here, the differential amplification input buffer uses a current mirror type differential type input buffer. Also, a clock signal, a clock signal / CS, / RAS, / CAS, / WE, a control signal CKE, a DLL signal, or an address signal may be used as the input signal VIN.

입력 버퍼는 PMOS 트랜지스터 PT11 내지 PT14, NMOS 트랜지스터 NT11 내지 NT15, 전송 게이트 T1 내지 T4, 및 인버터 IV11을 포함한다.The input buffer includes PMOS transistors PT11 to PT14, NMOS transistors NT11 to NT15, transfer gates T1 to T4, and inverter IV11.

PMOS 트랜지스터 PT12 및 PT13은 전류 미러형(current mirror type) 연결된다. PMOS 트랜지스터 PT11 및 PT14의 게이트는 PMOS 트랜지스터 PT12 및 PT13의 게이트와 전송 게이트 T1 및 T2를 통해 선택적으로 접속되고, 소스와 드레인은 PMOS 트랜지스터 PT12 및 PT13의 소스와 드레인에 각각 공통 접속된다. NMOS 트랜지스터 NT11 및 NT14는 드레인이 PMOS 트랜지스터 PT12 및 PT13의 드레인에 각각 접속되고, 게이트에 외부 기준전압 ExtVREF 및 입력 신호 VIN가 각각 인가된다. NMOS 트랜지스터 NT12 및 NT13의 게이트에는 외부 기준전압 ExtVREF 및 입력 신호 VIN가 전송 게이트 T3 및 T4를 통해 선택적으로 인가되고, 소스와 드레인은 NMOS 트랜지스터 NT11 및 NT14의 소스와 드레인에 각각 공통 접속된다. NMOS 트랜지스터 NT15는 드레인이 NMOS 트랜지스터 NT11 및 NT14의 공통 소스에 접속되고, 게이트에 제어신호 CTRL가 인가된다. 인버터 IV11은 PMOS 트랜지스터 PT13과 NMOS 트랜지스터 NT14의 공통 드레인의 전위를 반전하여 출력 신호 VOUT를 출력한다.PMOS transistors PT12 and PT13 are connected to a current mirror type. The gates of the PMOS transistors PT11 and PT14 are selectively connected through the gates of the PMOS transistors PT12 and PT13 and the transfer gates T1 and T2, and the source and the drain are commonly connected to the source and drain of the PMOS transistors PT12 and PT13, respectively. In the NMOS transistors NT11 and NT14, the drains are connected to the drains of the PMOS transistors PT12 and PT13, respectively, and the external reference voltage ExtVREF and the input signal VIN are applied to the gate, respectively. An external reference voltage ExtVREF and an input signal VIN are selectively applied to the gates of the NMOS transistors NT12 and NT13 through the transfer gates T3 and T4, and a source and a drain are commonly connected to the sources and drains of the NMOS transistors NT11 and NT14, respectively. The NMOS transistor NT15 has a drain connected to the common source of the NMOS transistors NT11 and NT14, and a control signal CTRL is applied to the gate. The inverter IV11 inverts the potential of the common drain of the PMOS transistor PT13 and the NMOS transistor NT14 to output the output signal VOUT.

상기한 입력 버퍼의 기본적인 원리는 양단의 전류 경로 I1, I2를 비교한다. 즉, 외부 기준전압 ExtVREF보다 입력 신호 VIN의 전압 레벨이 크면 출력 신호 VOUT는 하이 레벨이 되고, 외부 기준전압 ExtVREF보다 입력 신호 VIN의 전압 레벨이 작으면 출력 신호 VOUT는 로우 레벨이 된다.The basic principle of the above input buffer compares the current paths I1 and I2 at both ends. That is, if the voltage level of the input signal VIN is greater than the external reference voltage ExtVREF, the output signal VOUT is at a high level. If the voltage level of the input signal VIN is smaller than the external reference voltage ExtVREF, the output signal VOUT is at a low level.

본 발명은 외부 기준전압 ExtVREF의 레벨에 따라 전송 게이트 T1 내지 T4가 온 오프 되어 입력 버퍼의 구동 능력을 다르게 설정한다.According to the present invention, the transfer gates T1 to T4 are turned on and off according to the level of the external reference voltage ExtVREF to set the driving capability of the input buffer differently.

즉, 외부 기준전압 ExtVREF가 설정된 전압 VDDQ/2보다 높게 입력될 때에는 입력 신호 VIN의 하강 시점에 대한 출력 신호 VOUT의 하강 시점이 지연된다. 이를 해결하기 위해서는 NMOS 트랜지스터 NT11과 PMOS 트랜지스터 PT13의 구동 능력을 향상시켜야하는데, 이미 공정 상으로 구현된 소자의 크기를 증가시킬 수 없기 때문에 NMOS 트랜지스터 NT11과 PMOS 트랜지스터 PT13과 병렬로 각각 연결된 NMOS 트랜지스터 NT12와 PMOS 트랜지스터 PT14를 추가로 사용하여 NMOS 트랜지스터 NT11과 PMOS 트랜지스터 PT13의 구동 능력을 향상시킬 수 있다.That is, when the external reference voltage ExtVREF is input higher than the set voltage VDDQ / 2, the falling time of the output signal VOUT with respect to the falling time of the input signal VIN is delayed. To solve this problem, it is necessary to improve the driving capability of the NMOS transistors NT11 and PMOS transistor PT13. Since the size of the device already implemented in the process cannot be increased, the NMOS transistor NT12 connected in parallel with the NMOS transistor NT11 and the PMOS transistor PT13 respectively. Additional PMOS transistor PT14 can be used to improve the driving capability of NMOS transistor NT11 and PMOS transistor PT13.

이때, NMOS 트랜지스터 NT12의 게이트에는 전송 제어신호 C, /C에 따라 선택적으로 턴 온 되는 전송 게이트 T3을 통해 외부 기준전압 ExtVREF이 인가되고, PMOS 트랜지스터 PT14의 게이트는 전송 제어신호 B, /B에 따라 선택적으로 턴 온 되는 전송 게이트 T2를 통해 PMOS 트랜지스터 PT12 및 PT13의 공통 게이트에 선택적으로 접속된다.At this time, an external reference voltage ExtVREF is applied to the gate of the NMOS transistor NT12 through the transfer gate T3 which is selectively turned on according to the transfer control signals C and / C, and the gate of the PMOS transistor PT14 is connected to the transfer control signals B and / B. It is selectively connected to the common gates of the PMOS transistors PT12 and PT13 through the transfer gate T2 which is selectively turned on.

또한, 외부 기준전압 ExtVREF가 설정된 전압 VDDQ/2보다 낮게 입력될 때에는 입력 신호 VIN의 상승 시점에 대한 출력 신호 VOUT의 상승 시점이 지연된다. 이를 해결하기 위해서는 NMOS 트랜지스터 NT13과 PMOS 트랜지스터 PT12의 구동 능력을 향상시켜야 하는데, 이미 공정 상으로 구현된 소자의 크기를 증가시킬 수 없기 때문에 NMOS 트랜지스터 NT13 및 PMOS 트랜지스터 PT12와 병렬로 각각 연결된 NMOS 트랜지스터 NT14와 PMOS 트랜지스터 PT11을 추가로 사용하여 NMOS 트랜지스터 NT13과 PMOS 트랜지스터 PT12의 구동 능력을 향상시킬 수 있다.In addition, when the external reference voltage ExtVREF is input lower than the set voltage VDDQ / 2, the rising point of the output signal VOUT relative to the rising point of the input signal VIN is delayed. To solve this problem, it is necessary to improve the driving capability of the NMOS transistor NT13 and the PMOS transistor PT12. Since the size of the device already implemented in the process cannot be increased, the NMOS transistor NT14 connected in parallel with the NMOS transistor NT13 and the PMOS transistor PT12, respectively, Additional PMOS transistor PT11 can be used to improve the driving capability of NMOS transistor NT13 and PMOS transistor PT12.

이때, NMOS 트랜지스터 NT13의 게이트에는 전송 제어신호 D, /D에 따라 선택적으로 턴 온 되는 전송 게이트 T4를 통해 입력 신호 VIN이 인가되고, PMOS 트랜지스터 PT11의 게이트는 전송 제어신호 A, /A에 따라 선택적으로 턴 온 되는 전송 게이트 T1을 통해 PMOS 트랜지스터 PT12 및 PT13의 공통 게이트에 선택적으로 접속된다.At this time, the input signal VIN is applied to the gate of the NMOS transistor NT13 through the transfer gate T4 which is selectively turned on according to the transfer control signals D and / D, and the gate of the PMOS transistor PT11 is selectively selected according to the transfer control signals A and / A. It is selectively connected to the common gates of the PMOS transistors PT12 and PT13 through the transfer gate T1 which is turned on.

도 4a 내지 도 4d는 도 3의 전송 제어신호 A, /A 내지 D, /D를 발생하는 전송 제어신호 발생부를 각각 나타낸 회로도이다. 여기서는 제 4 기준전압 VREF4의 레벨이 설정된 전압 VDDQ/2일 경우를 예를 들어 설명한다.4A to 4D are circuit diagrams illustrating transmission control signal generators generating transmission control signals A, / A to D, and / D of FIG. 3, respectively. Here, the case where the level of the fourth reference voltage VREF4 is the set voltage VDDQ / 2 will be described as an example.

먼저, 도 4a는 전송 제어신호 A, /A를 발생하는 전송 제어신호 발생부를 나타낸 회로도이다.First, FIG. 4A is a circuit diagram showing a transmission control signal generator that generates transmission control signals A and / A.

전송 제어신호 발생부는 PMOS 트랜지스터 PT21, PT22, NMOS 트랜지스터 NT21, NT22, NT23 및 인버터 IV21, IV22를 포함한다. The transmission control signal generator includes PMOS transistors PT21, PT22, NMOS transistors NT21, NT22, NT23, and inverters IV21, IV22.

여기서, PMOS 트랜지스터 PT21, PT22는 전류 미러형(current mirror type) 연결되고, NMOS 트랜지스터 NT21, NT22는 드레인이 PMOS 트랜지스터 PT21, PT22의 드레인에 각각 접속되고, 게이트에 외부 기준전압 ExtVREF 및 제 6 기준전압 VREF6이 각각 인가되고, NMOS 트랜지스터 NT23은 드레인이 NMOS 트랜지스터 NT21, NT22의 공통 소스에 접속되고, 게이트에 제어신호 CTRL가 인가되고, 인버터 IV21은 PMOS 트랜지스터 PT22와 NMOS 트랜지스터 NT22의 공통 드레인의 전위를 반전하여 제 1 전송 제어신호 A를 출력하고, 인버터 IV22는 인버터 IV21로부터 출력된 신호를 반전하여 반전 제 1 전송 제어신호 /A를 출력한다.Here, the PMOS transistors PT21 and PT22 are connected to a current mirror type, and the NMOS transistors NT21 and NT22 have drains connected to the drains of the PMOS transistors PT21 and PT22, respectively, and have an external reference voltage ExtVREF and a sixth reference voltage at the gate. VREF6 is applied respectively, the drain of the NMOS transistor NT23 is connected to the common source of the NMOS transistors NT21 and NT22, the control signal CTRL is applied to the gate, and the inverter IV21 inverts the potential of the common drain of the PMOS transistor PT22 and the NMOS transistor NT22. To output the first transmission control signal A, and the inverter IV22 inverts the signal output from the inverter IV21 to output the inverted first transmission control signal / A.

따라서, 외부 기준전압 ExtVREF이 제 6 기준전압 VREF6보다 작은 경우, 즉 외부 기준전압 ExtVREF이 설정된 전압 VDDQ/2보다 작은 경우에 하이 레벨을 갖는 제 1 전송 제어신호 A를 출력한다. 결과적으로 제 1 전송 게이트 T1이 턴 온 되어 PMOS 트랜지스터 PT12의 구동 능력을 향상시킨다.Therefore, when the external reference voltage ExtVREF is smaller than the sixth reference voltage VREF6, that is, when the external reference voltage ExtVREF is smaller than the set voltage VDDQ / 2, the first transmission control signal A having the high level is output. As a result, the first transfer gate T1 is turned on to improve the driving capability of the PMOS transistor PT12.

도 4b는 전송 제어신호 B, /B를 발생하는 전송 제어신호 발생부를 나타낸 회로도이다. 4B is a circuit diagram showing a transmission control signal generator that generates transmission control signals B and / B.

전송 제어신호 발생부는 PMOS 트랜지스터 PT23, PT24, NMOS 트랜지스터 NT24, NT25, NT26 및 인버터 IV23, IV24를 포함한다. The transmission control signal generator includes PMOS transistors PT23, PT24, NMOS transistors NT24, NT25, NT26, and inverters IV23, IV24.

여기서, PMOS 트랜지스터 PT23, PT24는 전류 미러형(current mirror type) 연결되고, NMOS 트랜지스터 NT24, NT25는 드레인이 PMOS 트랜지스터 PT23, PT24의 드레인에 각각 접속되고, 게이트에 제 2 기준전압 VREF2 및 외부 기준전압 ExtVREF이 각각 인가되고, NMOS 트랜지스터 NT26은 드레인이 NMOS 트랜지스터 NT24, NT25의 공통 소스에 접속되고, 게이트에 제어신호 CTRL가 인가되고, 인버터 IV23은 PMOS 트랜지스터 PT24와 NMOS 트랜지스터 NT25의 공통 드레인의 전위를 반전하여 제 2 전송 제어신호 B를 출력하고, 인버터 IV24는 인버터 IV23로부터 출력된 신호를 반전하여 반전 제 2 전송 제어신호 /B를 출력한다.Here, the PMOS transistors PT23 and PT24 are connected to a current mirror type, and the NMOS transistors NT24 and NT25 are connected to drains of the PMOS transistors PT23 and PT24, respectively, and have a second reference voltage VREF2 and an external reference voltage at the gate. ExtVREF is applied, the NMOS transistor NT26 is connected to the common source of the NMOS transistors NT24 and NT25, the control signal CTRL is applied to the gate, and the inverter IV23 inverts the potential of the common drain of the PMOS transistor PT24 and the NMOS transistor NT25. To output the second transmission control signal B, and the inverter IV24 inverts the signal output from the inverter IV23 to output the inverted second transmission control signal / B.

따라서, 외부 기준전압 ExtVREF이 제 2 기준전압 VREF2보다 큰 경우, 즉 외부 기준전압 ExtVREF이 설정된 전압 VDDQ/2보다 큰 경우에 하이 레벨을 갖는 제 2 전송 제어신호 B를 출력한다. 결과적으로 제 2 전송 게이트 T2가 턴 온 되어 PMOS 트랜지스터 PT13의 구동 능력을 향상시킨다.Therefore, when the external reference voltage ExtVREF is greater than the second reference voltage VREF2, that is, when the external reference voltage ExtVREF is greater than the set voltage VDDQ / 2, the second transmission control signal B having the high level is output. As a result, the second transfer gate T2 is turned on to improve the driving capability of the PMOS transistor PT13.

도 4c는 전송 제어신호 C, /C를 발생하는 전송 제어신호 발생부를 나타낸 회로도이다.4C is a circuit diagram of a transmission control signal generator that generates transmission control signals C and / C.

전송 제어신호 발생부는 PMOS 트랜지스터 PT25, PT26, NMOS 트랜지스터 NT27, NT28, NT29 및 인버터 IV25, IV26을 포함한다. The transmission control signal generator includes PMOS transistors PT25, PT26, NMOS transistors NT27, NT28, NT29, and inverters IV25, IV26.

여기서, PMOS 트랜지스터 PT25, PT26은 전류 미러형(current mirror type) 연결된다. NMOS 트랜지스터 NT27, NT28은 드레인이 PMOS 트랜지스터 PT25, PT26의 드레인에 각각 접속되고, 게이트에 제 3 기준전압 VREF3 및 외부 기준전압 ExtVREF이 각각 인가된다. NMOS 트랜지스터 NT29는 드레인이 NMOS 트랜지스터 NT27, NT28의 공통 소스에 접속되고, 게이트에 제어신호 CTRL가 인가된다. 인버터 IV25는 PMOS 트랜지스터 PT26과 NMOS 트랜지스터 NT28의 공통 드레인의 전위를 반전하여 제 3 전송 제어신호 C를 출력하고, 인버터 IV26은 인버터 IV25로부터 출력된 신호를 반전하여 반전 제 3 전송 제어신호 /C를 출력한다.Here, the PMOS transistors PT25 and PT26 are connected to a current mirror type. In the NMOS transistors NT27 and NT28, the drains are respectively connected to the drains of the PMOS transistors PT25 and PT26, and the third reference voltage VREF3 and the external reference voltage ExtVREF are applied to the gate, respectively. The NMOS transistor NT29 has a drain connected to the common source of the NMOS transistors NT27 and NT28, and a control signal CTRL is applied to the gate. The inverter IV25 inverts the potential of the common drain of the PMOS transistor PT26 and the NMOS transistor NT28 to output the third transmission control signal C, and the inverter IV26 inverts the signal output from the inverter IV25 to output the inverted third transmission control signal / C. do.

따라서, 외부 기준전압 ExtVREF이 제 3 기준전압 VREF3보다 큰 경우, 즉 외부 기준전압 ExtVREF이 설정된 전압 VDDQ/2보다 큰 경우에 하이 레벨을 갖는 제 3 전송 제어신호 C를 출력한다. 결과적으로 제 3 전송 게이트 T3이 턴 온 되어 NMOS 트랜지스터 NT11의 구동 능력을 향상시킨다.Therefore, when the external reference voltage ExtVREF is greater than the third reference voltage VREF3, that is, when the external reference voltage ExtVREF is greater than the set voltage VDDQ / 2, the third transmission control signal C having the high level is output. As a result, the third transfer gate T3 is turned on to improve the driving capability of the NMOS transistor NT11.

도 4d는 전송 제어신호 D, /D를 발생하는 전송 제어신호 발생부를 나타낸 회로도이다.4D is a circuit diagram illustrating a transmission control signal generator that generates transmission control signals D and / D.

전송 제어신호 발생부는 PMOS 트랜지스터 PT27, PT28, NMOS 트랜지스터 NT30, NT31, NT32 및 인버터 IV27, IV28을 포함한다. The transmission control signal generator includes PMOS transistors PT27, PT28, NMOS transistors NT30, NT31, NT32, and inverters IV27, IV28.

여기서, PMOS 트랜지스터 PT27, PT28은 전류 미러형(current mirror type) 연결된다. NMOS 트랜지스터 NT30, NT31은 드레인이 PMOS 트랜지스터 PT27, PT28의 드레인에 각각 접속되고, 게이트에 외부 기준전압 ExtVREF 및 제 5 기준전압 VREF5가 각각 인가된다. NMOS 트랜지스터 NT32는 드레인이 NMOS 트랜지스터 NT30, NT31의 공통 소스에 접속되고, 게이트에 제어신호 CTRL가 인가된다. 인버터 IV24는 PMOS 트랜지스터 PT28과 NMOS 트랜지스터 NT31의 공통 드레인의 전위를 반전하여 제 4 전송 제어신호 D를 출력하고, 인버터 IV28은 인버터 IV27로부터 출력된 신호를 반전하여 반전 제 4 전송 제어신호 /D를 출력한다.Here, the PMOS transistors PT27 and PT28 are connected to a current mirror type. In the NMOS transistors NT30 and NT31, the drains are respectively connected to the drains of the PMOS transistors PT27 and PT28, and the external reference voltage ExtVREF and the fifth reference voltage VREF5 are applied to the gate, respectively. The NMOS transistor NT32 has a drain connected to the common source of the NMOS transistors NT30 and NT31, and a control signal CTRL is applied to the gate. The inverter IV24 inverts the potential of the common drain of the PMOS transistor PT28 and the NMOS transistor NT31 to output the fourth transmission control signal D, and the inverter IV28 inverts the signal output from the inverter IV27 to output the inverted fourth transmission control signal / D. do.

따라서, 외부 기준전압 ExtVREF이 제 5 기준전압 VREF5보다 작은 경우, 즉 외부 기준전압 ExtVREF이 설정된 전압 VDDQ/2보다 작은 경우에 하이 레벨을 갖는 제 4 전송 제어신호 D를 출력한다. 결과적으로 제 4 전송 게이트 T4가 턴 온 되어 NMOS 트랜지스터 NT14의 구동 능력을 향상시킨다.Therefore, when the external reference voltage ExtVREF is smaller than the fifth reference voltage VREF5, that is, when the external reference voltage ExtVREF is smaller than the set voltage VDDQ / 2, the fourth transmission control signal D having the high level is output. As a result, the fourth transfer gate T4 is turned on to improve the driving capability of the NMOS transistor NT14.

도 5는 도 4a 내지 도 4d의 내부 기준전압 VREF1 내지 VREFn을 발생하는 내부 기준전압 발생부를 나타낸 회로도이다. FIG. 5 is a circuit diagram illustrating an internal reference voltage generator that generates the internal reference voltages VREF1 to VREFn of FIGS. 4A to 4D.

내부 기준전압 발생부는 전류 미러형 차동 증폭부(10), 반전(inverting) 증폭부(20), 및 분압부(30)로 구성된다. 여기서, 전류 미러형 차동 증폭부(10)와 반전 증폭부(20)는 2 단 증폭기로 구성된 부궤환(negative feedback) 증폭기이다.The internal reference voltage generator includes a current mirror type differential amplifier 10, an inverting amplifier 20, and a voltage divider 30. Here, the current mirror type differential amplifier 10 and the inverted amplifier 20 are negative feedback amplifiers composed of two stage amplifiers.

전류 미러형 차동 증폭부(10)는 전송 제어신호 발생부는 PMOS 트랜지스터 PT15, PT16, 및 NMOS 트랜지스터 NT16, NT17, NT18을 포함한다. 여기서, PMOS 트랜지스터 PT15, PT16은 전류 미러형(current mirror type) 연결된다. NMOS 트랜지스터 NT16, NT17은 드레인이 PMOS 트랜지스터 PT15, PT16의 드레인에 각각 접속되고, 게이트에 외부 기준전압 ExtVREF보다 소정 전압만큼 높은 하이 기준전압 OverVREF 및 노드 Q4의 전위가 각각 인가된다. NMOS 트랜지스터 NT18은 드레인이 NMOS 트랜지스터 NT16, NT17의 공통 소스에 접속되고, 게이트에 제어신호 CTRL가 인가된다. 여기서, 입력 신호로써 외부 기준전압 ExtVREF보다 소정 전압만큼 높은 하이 기준전압 OverVREF을 인가하는 이유는 외부 기준전압 ExtVREF이 설정된 전압 VDDQ/2보다 상승했을 때에도 정상적인 동작을 수행하기 위해 대비한 것이다. The current mirror differential amplifier 10 includes a transmission control signal generator P15 transistors PT15, PT16, and NMOS transistors NT16, NT17, NT18. Here, the PMOS transistors PT15 and PT16 are connected to a current mirror type. In the NMOS transistors NT16 and NT17, the drains are connected to the drains of the PMOS transistors PT15 and PT16, respectively, and the high reference voltage OverVREF and the potential of the node Q4 are respectively applied to the gate by a predetermined voltage higher than the external reference voltage ExtVREF. In the NMOS transistor NT18, the drain is connected to the common source of the NMOS transistors NT16 and NT17, and the control signal CTRL is applied to the gate. The reason for applying the high reference voltage OverVREF higher than the external reference voltage ExtVREF by a predetermined voltage as an input signal is to prepare for normal operation even when the external reference voltage ExtVREF rises above the set voltage VDDQ / 2.

반전 증폭부(20)는 전원전압 VDD과 접지전압 사이에 직렬 연결된 PMOS 트랜지스터 PT17, NMOS형 저항 IR1, IR2를 포함한다. 여기서, PMOS 트랜지스터 PT는 게이트가 전류 미러형 차동 증폭부(10)의 PMOS 트랜지스터 PT15와 NMOS 트랜지스터 NT16의 공통 드레인 Q3에 접속된다. NMOS형 저항 IR1, IR2의 공통 접속 노드 Q4의 전위는 전류 미러형 차동 증폭부(10)의 NMOS 트랜지스터 NT17의 게이트에 인가된다.The inverting amplifier 20 includes a PMOS transistor PT17, an NMOS type resistor IR1, and IR2 connected in series between a power supply voltage VDD and a ground voltage. Here, the gate of the PMOS transistor PT is connected to the common drain Q3 of the PMOS transistor PT15 of the current mirror type differential amplifier 10 and the NMOS transistor NT16. The potential of the common connection node Q4 of the NMOS type resistors IR1 and IR2 is applied to the gate of the NMOS transistor NT17 of the current mirror type differential amplifier 10.

분압부(30)는 반전 증폭부(20)의 PMOS 트랜지스터 PT17과 NMOS형 저항 IR1의 공통 접속 노드와 접지전압 사이에 직렬 연결된 다수의 저항 R0 내지 Rn을 포함한다. 여기서, 반전 증폭부(20)의 PMOS 트랜지스터 PT17과 NMOS형 저항 IR1의 공통 접속 노드의 전위가 외부 기준전압 ExtVREF와 동일한 레벨을 갖는 기본 기준전압 VREF0으로써 출력되고, 각 저항들의 공통 노들에서 순차적으로 제 1 기준전압 VREF1 내지 제 n 기준전압 VREFn이 출력된다. 이때, 제 4 기준전압 VREF4가 설정된 전압 VDDQ/2가 되도록 설계한다.The voltage divider 30 includes a plurality of resistors R0 to Rn connected in series between the PMOS transistor PT17 of the inverting amplifier 20 and the common connection node of the NMOS type resistor IR1 and the ground voltage. Here, the potential of the common connection node of the PMOS transistor PT17 and the NMOS type resistor IR1 of the inverting amplifier 20 is output as the basic reference voltage VREF0 having the same level as the external reference voltage ExtVREF, and is sequentially The first reference voltages VREF1 to the nth reference voltage VREFn are output. At this time, the fourth reference voltage VREF4 is designed to be the set voltage VDDQ / 2.

이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치의 입력 버퍼는 외부 기준전압의 변화에 대한 입력 버퍼의 성능 저하를 방지할 수 있는 효과가 있다.As described above, the input buffer of the semiconductor memory device according to the present invention has the effect of preventing the performance degradation of the input buffer due to the change of the external reference voltage.

또한, 본 발명은 저전원전압 반도체 메모리 장치에 적용 가능한 효과가 있다. In addition, the present invention has an effect that can be applied to a low power supply semiconductor memory device.

게다가, 본 발명은 외부 기준전압 변화에 대한 셋업 및 홀드 시간의 특성 변화를 방지할 수 있는 효과가 있다.In addition, the present invention has the effect of preventing the change in the characteristics of the setup and hold time with respect to the external reference voltage change.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

도 1은 일반적인 전류 미러형 차동 증폭기를 사용하는 입력 버퍼를 나타낸 회로도.1 is a circuit diagram showing an input buffer using a general current mirror type differential amplifier.

도 2a 및 도 2b는 도 1의 입력버퍼에 입력되는 기준전압의 크기가 변하는 경우를 나타낸 타이밍도.2A and 2B are timing diagrams illustrating a case where a magnitude of a reference voltage input to the input buffer of FIG. 1 is changed.

도 3은 본 발명에 따른 전류 미러형 차동 증폭기를 사용하는 입력 버퍼를 나타낸 회로도.3 is a circuit diagram showing an input buffer using the current mirror type differential amplifier according to the present invention.

도 4a 내지 도 4d는 전송 제어신호 발생부를 나타낸 회로도.4A to 4D are circuit diagrams showing a transmission control signal generator.

도 5는 내부 기준전압 발생부를 나타낸 회로도.5 is a circuit diagram illustrating an internal reference voltage generator.

Claims (9)

전류 미러형 차동 증폭기를 이용하는 입력 버퍼에 있어서,An input buffer using a current mirrored differential amplifier, 제 1 입력단자에 인가되는 외부 기준전압에 의해 형성되는 제 1 전류 경로를 구성하는 다수의 제 1 구동수단;A plurality of first driving means constituting a first current path formed by an external reference voltage applied to the first input terminal; 제 2 입력단자에 인가되는 입력 신호에 의해 형성되는 제 2 전류 경로를 구성하는 다수의 제 2 구동수단;A plurality of second driving means constituting a second current path formed by an input signal applied to the second input terminal; 상기 외부 기준전압의 레벨에 따라 상기 제 1 구동수단의 구동 능력을 조절하는 다수의 제 1 구동 제어수단; 및A plurality of first driving control means for adjusting the driving capability of the first driving means according to the level of the external reference voltage; And 상기 외부 기준전압의 레벨에 따라 상기 제 2 전류 경로의 구동 능력을 조절하는 다수의 제 2 구동 제어수단을 포함하는 것을 특징으로 하는 입력 버퍼.And a plurality of second driving control means for adjusting the driving capability of the second current path according to the level of the external reference voltage. 제 1 항에 있어서, 인에이블 신호에 의해 상기 제 1 전류 경로 및 상기 제 2 전류 경로를 형성하는 인에이블 수단을 더 포함하는 것을 특징으로 하는 입력 버퍼.2. The input buffer of claim 1, further comprising enable means for forming the first current path and the second current path by an enable signal. 제 1 항에 있어서, The method of claim 1, 상기 제 1 구동수단은The first driving means 게이트와 드레인이 공통 접속된 제 1 PMOS 트랜지스터; 및A first PMOS transistor having a gate and a drain connected in common; And 드레인이 상기 제 1 피모스 트랜지스터의 드레인에 공통 접속되고, 게이트에 상기 외부 기준전압이 인가되는 제 1 NMOS 트랜지스터를 포함하고,A drain is commonly connected to the drain of the first PMOS transistor, and includes a first NMOS transistor to which the external reference voltage is applied to a gate; 상기 제 2 구동수단은The second driving means 게이트가 상기 제 1 PMOS 트랜지스터의 게이트에 공통 접속된 제 2 PMOS 트랜지스터; 및A second PMOS transistor whose gate is commonly connected to the gate of the first PMOS transistor; And 드레인이 상기 제 2 PMOS 트랜지스터의 드레인에 공통 접속되고, 게이트에 상기 입력 신호가 인가되는 제 2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 입력 버퍼.And a second NMOS transistor whose drain is commonly connected to the drain of the second PMOS transistor and to which the input signal is applied to a gate. 제 3 항에 있어서, The method of claim 3, wherein 상기 제 1 구동 제어수단은 The first drive control means 상기 제 1 PMOS 트랜지스터와 병렬로 접속되고, 게이트가 상기 제 1 PMOS 트랜지스터의 게이트에 제 1 전송 수단을 통해 선택적으로 접속되는 제 3 PMOS 트랜지스터; 및A third PMOS transistor connected in parallel with the first PMOS transistor, the gate being selectively connected to a gate of the first PMOS transistor via first transfer means; And 상기 제 1 NMOS 트랜지스터와 병렬로 접속되고, 게이트에 상기 외부 기준전압이 제 2 전송 수단을 통해 선택적으로 인가되는 제 3 NMOS 트랜지스터를 포함하고,A third NMOS transistor connected in parallel with the first NMOS transistor, the third NMOS transistor being selectively applied to a gate through a second transfer means; 상기 제 2 구동 제어수단은The second drive control means 상기 제 2 PMOS 트랜지스터와 병렬로 접속되고, 게이트가 상기 제 2 PMOS 트랜지스터의 게이트에 제 3 전송 수단을 통해 선택적으로 접속되는 제 4 PMOS 트랜지스터; 및 A fourth PMOS transistor connected in parallel with the second PMOS transistor, the gate being selectively connected to a gate of the second PMOS transistor via third transfer means; And 상기 제 2 NMOS 트랜지스터와 병렬로 접속되고, 게이트에 상기 입력 신호가 제 4 전송 수단을 통해 선택적으로 인가되는 제 4 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 입력 버퍼.And a fourth NMOS transistor connected in parallel with the second NMOS transistor and to which the input signal is selectively applied via a fourth transfer means to a gate. 제 4 항에 있어서, 상기 외부 기준전압과 내부 기준전압을 비교하여 상기 제 1 내지 제 4 전송 수단을 제어하는 다수의 전송 제어신호를 발생하는 다수의 전송 제어신호 발생수단을 더 포함하는 것을 특징으로 하는 입력 버퍼.The method of claim 4, further comprising a plurality of transmission control signal generating means for generating a plurality of transmission control signals for controlling the first to fourth transmission means by comparing the external reference voltage and the internal reference voltage. Input buffer. 제 5 항에 있어서, 상기 전송 제어신호 발생수단은 전류 미러형 차동 증폭기인 것을 특징으로 하는 입력 버퍼.6. The input buffer according to claim 5, wherein said transmission control signal generating means is a current mirror type differential amplifier. 제 5 항에 있어서, 상기 외부 기준전압보다 소정 전압만큼 높은 하이 기준전압을 이용하여 상기 내부 기준전압을 발생하는 내부 기준전압 발생수단을 더 포함하는 것을 특징으로 하는 입력 버퍼.6. The input buffer of claim 5, further comprising internal reference voltage generating means for generating the internal reference voltage using a high reference voltage higher than the external reference voltage by a predetermined voltage. 제 7 항에 있어서, 상기 내부 기준전압 발생수단은The method of claim 7, wherein the internal reference voltage generating means 상기 하이 기준전압과 전원전압을 분압한 분압 전압을 비교하는 전류 미러형 차동 증폭수단;Current mirror type differential amplifying means for comparing the divided voltage obtained by dividing the high reference voltage and the power supply voltage; 상기 전류 미러형 차동 증폭수단으로부터 출력된 신호에 따라 상기 분압 전압을 발생하는 반전 증폭수단; 및 Inverting amplifying means for generating the divided voltage in accordance with a signal output from the current mirror type differential amplifying means; And 상기 반전 증폭 수단에 의해 설정된 설정 전압을 분압하여 상기 내부 기준전압을 발생하는 분압 수단을 포함하는 것을 특징으로 하는 입력 버퍼.And dividing means for dividing the set voltage set by the inverting and amplifying means to generate the internal reference voltage. 제 8 항에 있어서, The method of claim 8, 상기 분압 수단은 상기 반전 증폭수단의 출력단자와 접지전압 사이에 직렬 연결되어, 공통 노드에서 다수의 상기 내부 기준전압을 발생하는 다수의 저항 수단을 포함하는 것을 특징으로 하는 입력 버퍼.And the voltage dividing means comprises a plurality of resistance means connected in series between the output terminal of the inverting and amplifying means and a plurality of internal reference voltages at a common node.
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