KR20050063202A - Semiconductor memory device with shared signal line - Google Patents

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Abstract

본 발명은 분할 신호라인을 갖는 반도체 메모리 장치에 관한 것으로써, 특히, 리드/라이트 모드 이외의 동작 모드에서 하나의 배선을 시분할하여 사용함으로써 전체적인 칩 사이즈를 줄일 수 있도록 하는 기술을 개시한다. 이를 위해 본 발명은, 리드/라이트 모드 이외의 동작 모드에서 테스트 모드 신호, 카스 레이턴시(Cas latency) 신호, 부가적인 레이턴시(Additive latency) 신호, 버스트 랭스(Burst length) 신호 및 라이트 복구(Write recovery) 신호 등의 전송시 하나의 배선을 시분할하여 효율적으로 사용함으로써 신호 전송에 사용되는 배선을 줄일 수 있도록 한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device having split signal lines, and more particularly, to a technique in which the overall chip size can be reduced by time-dividing one wire in an operation mode other than the read / write mode. To this end, the present invention provides a test mode signal, a cas latency signal, an additional latency signal, a burst length signal, and a write recovery in an operation mode other than the read / write mode. In the transmission of signals and the like, time-sharing of one wire can be efficiently used to reduce the wiring used for signal transmission.

Description

분할 신호라인을 갖는 반도체 메모리 장치{Semiconductor memory device with shared signal line}Semiconductor memory device with split signal line

본 발명은 분할 신호라인을 갖는 반도체 메모리 장치에 관한 것으로써, 특히, 리드/라이트 모드 이외의 동작 모드에서 하나의 배선을 시분할하여 사용함으로써 배선 감소에 따른 전체적인 칩 사이즈를 줄일 수 있도록 하는 기술을 개시한다. The present invention relates to a semiconductor memory device having a divided signal line, and more particularly, to disclose a technique for reducing the overall chip size due to the reduction of wiring by time-dividing one wiring in an operation mode other than the read / write mode. do.

도 1은 일반적인 반도체 메모리 장치에 관한 블럭도이다. 1 is a block diagram of a general semiconductor memory device.

반도체 메모리 장치는 복수개의 메모리 어레이(1~4), X-디코더(5,6), Y-디코더(7~10), DQ 패드(11) 및 어드레스 패드(12)를 구비한다. The semiconductor memory device includes a plurality of memory arrays 1 to 4, X-decoders 5 and 6, Y-decoders 7 to 10, DQ pads 11 and address pads 12.

여기서, 복수개의 메모리 어레이(1~4)는 각각 뱅크 단위로 구성된다. 그리고, 복수개의 메모리 어레이(1~4)의 주변 회로 영역에는 DQ 패드(11), 어드레스(명령) 패드(12)가 배치된다. 또한, 복수개의 메모리 어레이(1~4)의 측면에는 로오 어드레스를 디코딩하기 위한 X-디코더(5,6)와, 컬럼 어드레스를 디코딩하기 위한 Y-디코더(7~10)가 배치된다. Here, the memory arrays 1 to 4 are each configured in bank units. The DQ pad 11 and the address (command) pad 12 are disposed in the peripheral circuit area of the memory arrays 1 to 4. In addition, X-decoders 5 and 6 for decoding row addresses and Y-decoders 7 to 10 for decoding column addresses are disposed on side surfaces of the plurality of memory arrays 1 to 4.

도 2는 상술된 반도체 메모리 장치의 배선 라인을 설명하기 위한 구성도이다. 2 is a configuration diagram for explaining the wiring lines of the above-described semiconductor memory device.

종래의 반도체 메모리 장치는 DQ 패드(11)와 어드레스 패드(12) 사이의 영역에서 상태 신호 배선(21)과 리드/라이트 배선(22)을 별도로 구비한다. 그리고, 어드레스 패드 영역에 배치된 상태신호 구동부(20)는 상태신호 T_CODE를 구동하여 상태 신호 배선(21)으로 출력한다. 상태 신호 배선(21)에 인가된 상태신호 T_CODE는 DQ 패드(11)로 전달된다. The conventional semiconductor memory device is provided with the status signal wiring 21 and the read / write wiring 22 separately in the region between the DQ pad 11 and the address pad 12. The state signal driver 20 disposed in the address pad area drives the state signal T_CODE to output the state signal to the state signal line 21. The state signal T_CODE applied to the state signal line 21 is transmitted to the DQ pad 11.

그리고, 리드/라이트 배선(22)은 데이타를 리드/라이트 구동하기 위한 복수개의 3상태 버퍼(23~27), 각 뱅크별로 라이트 데이타를 구동하기 위한 복수개의 라이트 구동용 앤드게이트 AND1~AND4 및 래치 R1와 연결된다. The read / write wiring 22 includes a plurality of three-state buffers 23 to 27 for reading and writing data, a plurality of write driving and gate AND1 to AND4 for driving write data for each bank, and latches. Is connected to R1.

여기서, 리드/라이트 배선(22)은 라이트 모드시에 DQ 패드 영역에 배치된 라이트용 3상태 버퍼(27)에 의해 구동되고, 리드 모드시에 리드용 3상태 버퍼(23~26) 중 선택된 뱅크에 해당하는 리드용 3상태 버퍼(23~26) 중 하나에 의해 구동된다. Here, the read / write wiring 22 is driven by the write tri-state buffer 27 disposed in the DQ pad region in the write mode, and the bank selected from the read tri-state buffers 23 to 26 in the read mode. It is driven by one of the three-state buffers 23 to 26 corresponding to the read.

또한, 리드/라이트 모드가 아닐 경우에 리드/라이트 배선(22)은 인버터 IV1,IV2로 구성된 래치 R1에 의해 이전 상태를 유지하게 된다. In addition, when not in the read / write mode, the read / write wiring 22 is maintained in the previous state by the latch R1 composed of inverters IV1 and IV2.

이러한 구성을 갖는 종래의 반도체 메모리 장치는 반도체 메모리 소자의 고집적화에 따라 많은 내부 배선이 필요하게 된다. 특히, 상술된 도 1의 구성에서는 상태신호 T_CODE를 전송하기 위한 상태 신호 배선(21)과, 데이타의 리드/라이트 동작에 필요한 신호를 전송하기 위한 리드/라이트 배선(22)이 별도로 구분되어 있기 때문에 배선의 증가에 따른 칩 사이즈가 증가하게 된다. The conventional semiconductor memory device having such a configuration requires a lot of internal wiring due to the high integration of semiconductor memory devices. In particular, in the above-described configuration of FIG. 1, the status signal wiring 21 for transmitting the status signal T_CODE and the read / write wiring 22 for transmitting the signals necessary for the read / write operation of data are separately separated. As the wiring increases, the chip size increases.

그리고, 배선 수의 증가에 따른 칩 사이즈의 증가를 방지하기 위해 배선폭과 간격을 줄일 경우 배선의 저항(Resistance)과 용량(Capacitance)이 증가하게 되어 회로의 동작 성능이 저하되는 문제점이 있다. In addition, in order to prevent an increase in the chip size due to an increase in the number of wirings, when the wiring width and the spacing are reduced, the resistance and capacitance of the wiring are increased, thereby degrading the operation performance of the circuit.

또한, 리드/라이트 배선(22)은 데이타의 리드/라이트 동작 모드 이외에는 래치 R1에 의해 이전 데이타를 유지하는 상태이기 때문에 리드/라이트 배선(22)을 효율적으로 사용하지 못하게 되는 문제점이 있다. In addition, since the read / write wiring 22 is in a state where the previous data is held by the latch R1 except for the read / write operation mode of data, there is a problem in that the read / write wiring 22 cannot be used efficiently.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 리드/라이트 모드 이외의 동작 모드에서 하나의 리드/라이트 배선을 시분할하여 효율적으로 사용함으로써 전체적인 칩 사이즈를 줄일 수 있도록 하는데 그 목적이 있다. The present invention has been made to solve the above problems, and in particular, it is possible to reduce the overall chip size by efficiently time-sharing one lead / light wire in an operation mode other than the read / write mode. have.

상기한 목적을 달성하기 위한 본 발명의 분할 신호라인을 갖는 반도체 메모리 장치는, 데이타를 전송하기 위한 하나의 리드/라이트 공용 배선; 리드/라이트 모드시 리드/라이트 공용 배선을 통해 리드/라이트 데이타를 전송하는 버퍼; 리드/라이트 모드 이외의 동작 모드에서 인에이블 되는 모드 레지스터 셋트 신호의 활성화시 상태신호를 리드/라이트 공용 배선으로 출력하는 테스트용 버퍼; 및 모드 레지스터 셋트 신호의 활성화시 리드/라이트 공용 배선을 통해 인가되는 신호를 래치하는 상태 레지스터를 구비함을 특징으로 한다. According to one aspect of the present invention, there is provided a semiconductor memory device having a divided signal line, including: a read / write common wiring for transferring data; A buffer for transmitting read / write data through the read / write common wiring in the read / write mode; A test buffer for outputting a status signal to the read / write common wiring when the mode register set signal is enabled in an operation mode other than the read / write mode; And a status register for latching a signal applied through the read / write common wiring upon activation of the mode register set signal.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 3은 본 발명에 따른 분할 신호라인을 갖는 반도체 메모리 장치의 배선 라인을 설명하기 위한 구성도이다. 3 is a configuration diagram illustrating a wiring line of a semiconductor memory device having a divided signal line according to the present invention.

본 발명은 DQ 패드와 어드레스 패드 사이의 영역에 하나의 리드/라이트 공용 배선(100)을 구비한다. 그리고, 리드/라이트 공용 배선(100)은 데이타를 리드/라이트 구동하기 위한 복수개의 3상태 버퍼(110~150), 각 뱅크별로 라이트 데이타를 구동하기 위한 복수개의 라이트 구동용 앤드게이트 AND5~AND8, 래치 R2, 테스트용 3상태 버퍼(160) 및 상태 레지스터(170)와 연결된다. The present invention includes one lead / write common wiring 100 in the region between the DQ pad and the address pad. The read / write common wiring 100 includes a plurality of three-state buffers 110 to 150 for reading and writing data, and a plurality of write driving and gate AND5 to AND8 for driving write data for each bank. Latch R2, test tri-state buffer 160, and status register 170 are connected.

여기서, 리드/라이트 공용 배선(100)은 라이트 모드시에 DQ 패드 영역에 배치된 라이트용 3상태 버퍼(150)에 의해 구동되고, 리드 모드시에 리드용 3상태 버퍼(110~140) 중 선택된 뱅크에 해당하는 리드용 3상태 버퍼(110~140) 중 하나에 의해 구동된다. 그리고, 리드/라이트 공용 배선(100)은 인버터 IV3,IV4로 구성된 래치 R2에 의해 이전 상태를 유지하게 된다. Here, the read / write common wiring 100 is driven by the write tri-state buffer 150 disposed in the DQ pad region in the write mode, and selected among the read tri-state buffers 110 to 140 in the read mode. It is driven by one of the three-state buffers 110 to 140 corresponding to the bank. In addition, the read / write common wiring 100 is maintained in the previous state by the latch R2 composed of inverters IV3 and IV4.

또한, 라이트 모드시에 각각의 라이트 구동용 앤드게이트 AND5~AND8들은 라이트 명령 인가라인 WT_B으로부터 인가되는 명령신호와 리드/라이트 공용 배선(100)으로부터 인가되는 신호를 앤드연산하여 해당하는 뱅크에 라이트 데이타 W_Di_B를 출력한다. In the write mode, each of the write driving AND gates AND5 to AND8 performs an AND operation on the command signal applied from the write command application line WT_B and the signal applied from the read / write common wiring 100 to write data to the corresponding bank. Print W_Di_B.

반면에, 리드/라이트 모드가 아닐 경우에 상태신호 T_CODE가 인에이블 되면 테스트용 3상태 버퍼(160)에 의해 리드/라이트 공용 배선(100)이 구동된다. 그리고, DQ 패드 영역에 배치된 상태 레지스터(170)는 모드 레지스터 셋트 신호 T_MRS가 활성화되면 리드/라이트 공용 배선(100)에 인가된 정보를 레지스터에 저장한다. 이와 동시에 리드/라이트 공용 배선(100)의 로드만큼 지연된 지연 상태신호 T_CODE_D를 내부 회로에 출력하게 된다. On the other hand, when the status signal T_CODE is enabled in the read / write mode, the read / write common wiring 100 is driven by the test tri-state buffer 160. When the mode register set signal T_MRS is activated, the status register 170 disposed in the DQ pad region stores information applied to the read / write common wiring 100 in the register. At the same time, the delay state signal T_CODE_D delayed by the load of the read / write common wiring 100 is output to the internal circuit.

여기서, 리드/라이트 모드 이외의 동작 모드에서 리드/라이트 공용 배선(100)에 인가되는 상태신호 T_CODE는 특정 테스트 모드 신호, 카스 레이턴시(Cas latency) 신호, 부가적인 레이턴시(Additive latency) 신호, 버스트 랭스(Burst length) 신호 및 라이트 복구(Write recovery) 신호 등이 해당된다. Here, the status signal T_CODE applied to the read / write common wiring 100 in an operation mode other than the read / write mode is a specific test mode signal, a cas latency signal, an additional latency signal, and a burst length. (Burst length) signal and write recovery signal.

도 4는 상술된 테스트용 3상태 버퍼(160)에 관한 상세 회로도이다. 4 is a detailed circuit diagram of the test tri-state buffer 160 described above.

테스트용 3상태 버퍼(160)는 논리부(161)와 출력 구동부(160)를 구비한다. The test tri-state buffer 160 includes a logic unit 161 and an output driver 160.

논리부(161)는 입력신호 IN와 인에이블 신호 EN를 낸드연산하는 낸드게이트 ND1과, 반전된 입력신호 IN와 인에이블 신호 EN를 앤드연산하는 앤드게이트 AND9를 구비한다. 출력 구동부(162)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P1과 NMOS트랜지스터 N1을 구비한다. 출력 구동부(162)는 PMOS트랜지스터 P1과 NMOS트랜지스터 N1의 공통 드레인 단자를 통해 출력신호 OUT를 리드/라이트 공용 배선(100)에 출력한다. The logic unit 161 includes a NAND gate ND1 for NAND-operating the input signal IN and the enable signal EN, and an AND gate AND9 for AND-operating the inverted input signal IN and the enable signal EN. The output driver 162 includes a PMOS transistor P1 and an NMOS transistor N1 connected in series between a power supply voltage terminal and a ground voltage terminal. The output driver 162 outputs the output signal OUT to the read / write common wiring 100 through the common drain terminal of the PMOS transistor P1 and the NMOS transistor N1.

여기서, 입력신호 IN는 상술된 상태신호 T_CODE에 해당하고, 인에이블 신호 EN는 모드 레지스터 셋트 신호 T_MRS에 해당한다. 따라서, 테스트용 3상태 버퍼(160)는 모드 레지스터 셋트 신호 T_MRS의 활성화시에 상태신호 T_CODE가 입력될 경우 리드/라이트 공용 배선(100)에 하이 레벨을 갖는 출력신호 OUT를 출력한다. Here, the input signal IN corresponds to the above-described state signal T_CODE, and the enable signal EN corresponds to the mode register set signal T_MRS. Therefore, the test tri-state buffer 160 outputs an output signal OUT having a high level to the read / write common wiring 100 when the state signal T_CODE is input when the mode register set signal T_MRS is activated.

한편, 도 4의 구성이 도 3의 리드용 3상태 버퍼(110~140)에 적용될 경우 입력신호 IN는 리드 입출력 라인 RIOi_B으로부터 인가되는 신호를 의미한다. 그리고, 인에이블 신호 EN는 리드 명령 인가라인 RD_B으로부터 인가되는 리드 명령을 의미한다. Meanwhile, when the configuration of FIG. 4 is applied to the read tri-state buffers 110 to 140 of FIG. 3, the input signal IN refers to a signal applied from the read input / output line RIOi_B. The enable signal EN means a read command applied from the read command applying line RD_B.

또한, 도 4의 구성이 도 3의 라이트용 3상태 버퍼(150)에 적용될 경우 입력신호 IN는 라이트 데이타 입력라인 WDINi으로부터 인가되는 신호를 의미한다. 그리고, 인에이블 신호 EN는 라이트 명령 인가라인 WT_EN으로부터 인가되는 라이트 명령을 의미한다. In addition, when the configuration of FIG. 4 is applied to the write tri-state buffer 150 of FIG. 3, the input signal IN means a signal applied from the write data input line WDINi. The enable signal EN means a write command applied from the write command applying line WT_EN.

도 5는 상술된 상태 레지스터(110~150)에 관한 상세 회로도이다. 5 is a detailed circuit diagram related to the above-described status registers 110-150.

상태 레지스터(170)는 입력부(171)와 래치부(172) 및 인버터 IV8를 구비한다. The status register 170 includes an input unit 171, a latch unit 172, and an inverter IV8.

입력부(171)는 인에이블 신호 EN를 반전하는 인버터 IV5와, 인에이블 신호 EN의 상태에 따라 입력신호 IN를 선택적으로 출력하기 위한 전송게이트 T1를 구비한다. 래치부(172)는 인버터 IV6,IV7을 구비하여 전송게이트 T1로부터 인가되는 입력신호 IN를 래치한다. 인버터 IV8는 래치부(172)의 출력을 반전하여 출력신호 OUT를 리드/라이트 공용 배선(100)에 출력한다.The input unit 171 includes an inverter IV5 for inverting the enable signal EN and a transfer gate T1 for selectively outputting the input signal IN according to the state of the enable signal EN. The latch unit 172 includes inverters IV6 and IV7 to latch the input signal IN applied from the transfer gate T1. The inverter IV8 inverts the output of the latch unit 172 and outputs the output signal OUT to the read / write common wiring 100.

여기서, 입력신호 IN는 리드/라이트 공용 배선(100)으로부터 인가되는 신호에 해당하고, 인에이블 신호 EN는 모드 레지스터 셋트 신호 T_MRS에 해당한다. 따라서, 상태 레지스터(170)는 모드 레지스터 셋트 신호 T_MRS의 활성화시에 리드/라이트 공용 배선(100)으로부터 인가되는 신호를 래치부(172)에서 일정 시간동안 저장한다. 그리고, 일정 시간 이후에 리드/라이트 공용 배선(100)의 로드만큼 지연된 지연 상태신호 T_CODE_D를 내부 회로에 출력하게 된다. Here, the input signal IN corresponds to a signal applied from the read / write common wiring 100 and the enable signal EN corresponds to a mode register set signal T_MRS. Therefore, the status register 170 stores a signal applied from the read / write common wiring 100 at the latch unit 172 for a predetermined time when the mode register set signal T_MRS is activated. The delay state signal T_CODE_D delayed by the load of the read / write common wiring 100 after a predetermined time is output to the internal circuit.

이상에서 설명한 바와 같이, 본 발명은 리드/라이트 모드 이외의 동작 모드에서 하나의 리드/라이트 배선을 시분할하여 특정 테스트 모드 신호, 카스 레이턴시(Cas latency) 신호, 부가적인 레이턴시(Additive latency) 신호, 버스트 랭스(Burst length) 신호 및 라이트 복구(Write recovery) 신호 등을 효율적으로 전송함으로써 전체적인 칩 사이즈를 줄임과 동시에 회로의 성능을 향상시킬 수 있도록 하는 효과를 제공한다.As described above, the present invention time-divides a single read / write wire in an operation mode other than the read / write mode, thereby causing a specific test mode signal, a cas latency signal, an additional latency signal, and a burst. Efficient transmission of burn length signals and write recovery signals reduces the overall chip size and improves circuit performance.

도 1은 일반적인 반도체 메모리 장치에 관한 블럭도. 1 is a block diagram of a general semiconductor memory device.

도 2는 도 1의 배선 라인을 설명하기 위한 구성도. FIG. 2 is a configuration diagram illustrating the wiring line of FIG. 1. FIG.

도 3은 본 발명에 따른 분할 신호라인을 갖는 반도체 메모리 장치의 배선 라인을 설명하기 위한 구성도. 3 is a configuration diagram illustrating a wiring line of a semiconductor memory device having a divided signal line according to the present invention.

도 4는 도 3의 3상태 버퍼에 관한 상세 회로도. 4 is a detailed circuit diagram of the tri-state buffer of FIG.

도 5는 도 3의 상태 레지스터에 관한 상세 회로도. 5 is a detailed circuit diagram related to the status register of FIG.

Claims (7)

데이타를 전송하기 위한 하나의 리드/라이트 공용 배선;One lead / light common wiring for transferring data; 리드/라이트 모드시 상기 리드/라이트 공용 배선을 통해 리드/라이트 데이타를 전송하는 버퍼;A buffer configured to transmit read / write data through the read / write common wiring in a read / write mode; 상기 리드/라이트 모드 이외의 동작 모드에서 인에이블 되는 모드 레지스터 셋트 신호의 활성화시 상태신호를 상기 리드/라이트 공용 배선으로 출력하는 테스트용 버퍼; 및 A test buffer configured to output a state signal to the read / write common wiring when the mode register set signal is enabled in an operation mode other than the read / write mode; And 상기 모드 레지스터 셋트 신호의 활성화시 상기 리드/라이트 공용 배선을 통해 인가되는 신호를 래치하는 상태 레지스터를 구비함을 특징으로 하는 분할 신호라인을 갖는 반도체 메모리 장치. And a status register for latching a signal applied through the read / write common wiring when the mode register set signal is activated. 제 1항에 있어서, 상기 상태신호는 특정 테스트 모드 신호, 카스 레이턴시 신호, 부가적인 레이턴시 신호, 버스트 랭스 신호 및 라이트 복구 신호 중 적어도 어느 하나임을 특징으로 하는 분할 신호라인을 갖는 반도체 메모리 장치. The semiconductor memory device of claim 1, wherein the state signal is at least one of a specific test mode signal, a cascade latency signal, an additional latency signal, a burst length signal, and a write recovery signal. 제 1항 또는 제 2항에 있어서, 상기 테스트용 버퍼는 The method according to claim 1 or 2, wherein the test buffer is 상기 모드 레지스터 셋트 신호의 활성화시 상기 상태신호의 상태에 대응하는 전압 레벨을 상기 리드/라이트 공용 배선으로 출력하는 3상태 버퍼임을 특징으로 하는 분할 신호라인을 갖는 반도체 메모리 장치. And a tri-state buffer for outputting a voltage level corresponding to the state of the state signal to the read / write common line when the mode register set signal is activated. 제 3항에 있어서, 상기 3상태 버퍼는 4. The buffer of claim 3, wherein the tri-state buffer is 상기 모드 레지스터 셋트 신호와 상기 상태신호를 논리연산하는 논리부; 및 A logic unit configured to logically operate the mode register set signal and the state signal; And 상기 논리부의 출력에 따라 전원전압 또는 접지전압 레벨을 상기 리드/라이트 공용 배선으로 출력하는 출력 구동부를 구비함을 특징으로 하는 분할 신호라인을 갖는 반도체 메모리 장치. And an output driver for outputting a power supply voltage or a ground voltage level to the read / write common wiring in accordance with the output of the logic unit. 제 4항에 있어서, 상기 논리부는 The logic unit of claim 4, wherein the logic unit 상기 모드 레지스터 셋트 신호와 상기 상태신호를 낸드연산하는 낸드게이트; 및 A NAND gate NAND-operating the mode register set signal and the state signal; And 반전된 상기 상태신호와 상기 모드 레지스터 셋트 신호를 앤드연산하는 앤드게이트를 구비함을 특징으로 하는 분할 신호라인을 갖는 반도체 메모리 장치. And an AND gate for ANDing the inverted state signal and the mode register set signal. 제 4항에 있어서, 상기 출력 구동부는 The method of claim 4, wherein the output driver 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터와 NMOS트랜지스터를 구비하여 공통 드레인 단자가 상기 리드/라이트 공용 배선과 연결됨을 특징으로 하는 분할 신호라인을 갖는 반도체 메모리 장치. And a PMOS transistor and an NMOS transistor connected in series between a power supply voltage terminal and a ground voltage terminal, wherein a common drain terminal is connected to the read / write common wiring line. 제 1항 또는 제 2항에 있어서, 상기 상태 레지스터는 The method according to claim 1 or 2, wherein the status register 상기 모드 레지스터 셋트 신호의 활성화 상태에 따라 상기 리드/라이트 공용 배선으로부터 인가되는 신호를 선택적으로 출력하는 입력부; An input unit for selectively outputting a signal applied from the read / write common line according to an activation state of the mode register set signal; 상기 입력부로부터 인가되는 신호를 일정시간 래치하는 래치부; 및 A latch unit for latching a signal applied from the input unit for a predetermined time; And 상기 래치부의 출력을 반전하여 출력하는 인버터를 구비함을 특징으로 하는 분할 신호라인을 갖는 반도체 메모리 장치. And a divider signal line which inverts and outputs the output of the latch unit.
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