KR100944349B1 - Semiconductor memory device with shared signal line - Google Patents
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Abstract
본 발명은 분할 신호라인을 갖는 반도체 메모리 장치에 관한 것으로써, 특히, 리드/라이트 모드 이외의 동작 모드에서 하나의 배선을 시분할하여 사용함으로써 전체적인 칩 사이즈를 줄일 수 있도록 하는 기술을 개시한다. 이를 위해 본 발명은, 리드/라이트 모드 이외의 동작 모드에서 테스트 모드 신호, 카스 레이턴시(Cas latency) 신호, 부가적인 레이턴시(Additive latency) 신호, 버스트 랭스(Burst length) 신호 및 라이트 복구(Write recovery) 신호 등의 전송시 하나의 배선을 시분할하여 효율적으로 사용함으로써 신호 전송에 사용되는 배선을 줄일 수 있도록 한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device having split signal lines, and more particularly, to a technique in which the overall chip size can be reduced by time-dividing one wire in an operation mode other than the read / write mode. To this end, the present invention provides a test mode signal, a cas latency signal, an additional latency signal, a burst length signal, and a write recovery in an operation mode other than the read / write mode. In the transmission of signals and the like, time-sharing of one wire can be efficiently used to reduce the wiring used for signal transmission.
Description
도 1은 일반적인 반도체 메모리 장치에 관한 블럭도. 1 is a block diagram of a general semiconductor memory device.
도 2는 도 1의 배선 라인을 설명하기 위한 구성도. FIG. 2 is a configuration diagram illustrating the wiring line of FIG. 1. FIG.
도 3은 본 발명에 따른 분할 신호라인을 갖는 반도체 메모리 장치의 배선 라인을 설명하기 위한 구성도. 3 is a configuration diagram illustrating a wiring line of a semiconductor memory device having a divided signal line according to the present invention.
도 4는 도 3의 3상태 버퍼에 관한 상세 회로도. 4 is a detailed circuit diagram of the tri-state buffer of FIG.
도 5는 도 3의 상태 레지스터에 관한 상세 회로도. 5 is a detailed circuit diagram related to the status register of FIG.
본 발명은 분할 신호라인을 갖는 반도체 메모리 장치에 관한 것으로써, 특히, 리드/라이트 모드 이외의 동작 모드에서 하나의 배선을 시분할하여 사용함으로써 배선 감소에 따른 전체적인 칩 사이즈를 줄일 수 있도록 하는 기술을 개시한다. The present invention relates to a semiconductor memory device having a divided signal line, and more particularly, to disclose a technique for reducing the overall chip size due to the reduction of wiring by time-dividing one wiring in an operation mode other than the read / write mode. do.
도 1은 일반적인 반도체 메모리 장치에 관한 블럭도이다. 1 is a block diagram of a general semiconductor memory device.
반도체 메모리 장치는 복수개의 메모리 어레이(1~4), X-디코더(5,6), Y-디코더(7~10), DQ 패드(11) 및 어드레스 패드(12)를 구비한다.
The semiconductor memory device includes a plurality of
여기서, 복수개의 메모리 어레이(1~4)는 각각 뱅크 단위로 구성된다. 그리고, 복수개의 메모리 어레이(1~4)의 주변 회로 영역에는 DQ 패드(11), 어드레스(명령) 패드(12)가 배치된다. 또한, 복수개의 메모리 어레이(1~4)의 측면에는 로오 어드레스를 디코딩하기 위한 X-디코더(5,6)와, 컬럼 어드레스를 디코딩하기 위한 Y-디코더(7~10)가 배치된다. Here, the
도 2는 상술된 반도체 메모리 장치의 배선 라인을 설명하기 위한 구성도이다. 2 is a configuration diagram for explaining the wiring lines of the above-described semiconductor memory device.
종래의 반도체 메모리 장치는 DQ 패드(11)와 어드레스 패드(12) 사이의 영역에서 상태 신호 배선(21)과 리드/라이트 배선(22)을 별도로 구비한다. 그리고, 어드레스 패드 영역에 배치된 상태신호 구동부(20)는 상태신호 T_CODE를 구동하여 상태 신호 배선(21)으로 출력한다. 상태 신호 배선(21)에 인가된 상태신호 T_CODE는 DQ 패드(11)로 전달된다. The conventional semiconductor memory device is provided with the
그리고, 리드/라이트 배선(22)은 데이타를 리드/라이트 구동하기 위한 복수개의 3상태 버퍼(23~27), 각 뱅크별로 라이트 데이타를 구동하기 위한 복수개의 라이트 구동용 앤드게이트 AND1~AND4 및 래치 R1와 연결된다. The read / write
여기서, 리드/라이트 배선(22)은 라이트 모드시에 DQ 패드 영역에 배치된 라이트용 3상태 버퍼(27)에 의해 구동되고, 리드 모드시에 리드용 3상태 버퍼(23~26) 중 선택된 뱅크에 해당하는 리드용 3상태 버퍼(23~26) 중 하나에 의해 구동된다. Here, the read / write
또한, 리드/라이트 모드가 아닐 경우에 리드/라이트 배선(22)은 인버터 IV1,IV2로 구성된 래치 R1에 의해 이전 상태를 유지하게 된다.
In addition, when not in the read / write mode, the read / write
이러한 구성을 갖는 종래의 반도체 메모리 장치는 반도체 메모리 소자의 고집적화에 따라 많은 내부 배선이 필요하게 된다. 특히, 상술된 도 1의 구성에서는 상태신호 T_CODE를 전송하기 위한 상태 신호 배선(21)과, 데이타의 리드/라이트 동작에 필요한 신호를 전송하기 위한 리드/라이트 배선(22)이 별도로 구분되어 있기 때문에 배선의 증가에 따른 칩 사이즈가 증가하게 된다. The conventional semiconductor memory device having such a configuration requires a lot of internal wiring due to the high integration of semiconductor memory devices. In particular, in the above-described configuration of FIG. 1, the
그리고, 배선 수의 증가에 따른 칩 사이즈의 증가를 방지하기 위해 배선폭과 간격을 줄일 경우 배선의 저항(Resistance)과 용량(Capacitance)이 증가하게 되어 회로의 동작 성능이 저하되는 문제점이 있다. In addition, in order to prevent an increase in the chip size due to an increase in the number of wirings, when the wiring width and the spacing are reduced, the resistance and capacitance of the wiring are increased, thereby degrading the operation performance of the circuit.
또한, 리드/라이트 배선(22)은 데이타의 리드/라이트 동작 모드 이외에는 래치 R1에 의해 이전 데이타를 유지하는 상태이기 때문에 리드/라이트 배선(22)을 효율적으로 사용하지 못하게 되는 문제점이 있다. In addition, since the read / write
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 리드/라이트 모드 이외의 동작 모드에서 하나의 리드/라이트 배선을 시분할하여 효율적으로 사용함으로써 전체적인 칩 사이즈를 줄일 수 있도록 하는데 그 목적이 있다. The present invention has been made to solve the above problems, and in particular, it is possible to reduce the overall chip size by efficiently time-sharing one lead / light wire in an operation mode other than the read / write mode. have.
상기한 목적을 달성하기 위한 본 발명의 분할 신호라인을 갖는 반도체 메모리 장치는, 데이타를 전송하기 위한 하나의 리드/라이트 공용 배선; 리드/라이트 모드시 리드/라이트 공용 배선을 통해 리드/라이트 데이타를 전송하는 버퍼; 리드/라이트 모드 이외의 동작 모드에서 인에이블 되는 모드 레지스터 셋트 신호의 활성화시 상태신호를 리드/라이트 공용 배선으로 출력하는 테스트용 버퍼; 및 모드 레지스터 셋트 신호의 활성화시 리드/라이트 공용 배선을 통해 인가되는 신호를 래치하여 상기 리드/라이트 공용 배선의 로드만큼 지연된 지연 상태신호를 출력하는 상태 레지스터를 구비함을 특징으로 한다. According to one aspect of the present invention, there is provided a semiconductor memory device having a divided signal line, including: a read / write common wiring for transferring data; A buffer for transmitting read / write data through the read / write common wiring in the read / write mode; A test buffer for outputting a status signal to the read / write common wiring when the mode register set signal is enabled in an operation mode other than the read / write mode; And a status register configured to latch a signal applied through the read / write common line when the mode register set signal is activated, and output a delay state signal delayed by the load of the read / write common line.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 따른 분할 신호라인을 갖는 반도체 메모리 장치의 배선 라인을 설명하기 위한 구성도이다. 3 is a configuration diagram illustrating a wiring line of a semiconductor memory device having a divided signal line according to the present invention.
본 발명은 DQ 패드와 어드레스 패드 사이의 영역에 하나의 리드/라이트 공용 배선(100)을 구비한다. 그리고, 리드/라이트 공용 배선(100)은 데이타를 리드/라이트 구동하기 위한 복수개의 3상태 버퍼(110~150), 각 뱅크별로 라이트 데이타를 구동하기 위한 복수개의 라이트 구동용 앤드게이트 AND5~AND8, 래치 R2, 테스트용 3상태 버퍼(160) 및 상태 레지스터(170)와 연결된다. The present invention includes one lead / write
여기서, 리드/라이트 공용 배선(100)은 라이트 모드시에 DQ 패드 영역에 배치된 라이트용 3상태 버퍼(150)에 의해 구동되고, 리드 모드시에 리드용 3상태 버퍼(110~140) 중 선택된 뱅크에 해당하는 리드용 3상태 버퍼(110~140) 중 하나에 의해 구동된다. 그리고, 리드/라이트 공용 배선(100)은 인버터 IV3,IV4로 구성된 래치 R2에 의해 이전 상태를 유지하게 된다. Here, the read / write
또한, 라이트 모드시에 각각의 라이트 구동용 앤드게이트 AND5~AND8들은 라이트 명령 인가라인 WT_B으로부터 인가되는 명령신호와 리드/라이트 공용 배선(100)으로부터 인가되는 신호를 앤드연산하여 해당하는 뱅크에 라이트 데이타 W_Di_B를 출력한다. In the write mode, each of the write driving AND gates AND5 to AND8 performs an AND operation on the command signal applied from the write command application line WT_B and the signal applied from the read / write
반면에, 리드/라이트 모드가 아닐 경우에 상태신호 T_CODE가 인에이블 되면 테스트용 3상태 버퍼(160)에 의해 리드/라이트 공용 배선(100)이 구동된다. 그리고, DQ 패드 영역에 배치된 상태 레지스터(170)는 모드 레지스터 셋트 신호 T_MRS가 활성화되면 리드/라이트 공용 배선(100)에 인가된 정보를 레지스터에 저장한다. 이와 동시에 리드/라이트 공용 배선(100)의 로드만큼 지연된 지연 상태신호 T_CODE_D를 내부 회로에 출력하게 된다. On the other hand, when the status signal T_CODE is enabled in the read / write mode, the read / write
여기서, 리드/라이트 모드 이외의 동작 모드에서 리드/라이트 공용 배선(100)에 인가되는 상태신호 T_CODE는 특정 테스트 모드 신호, 카스 레이턴시(Cas latency) 신호, 부가적인 레이턴시(Additive latency) 신호, 버스트 랭스(Burst length) 신호 및 라이트 복구(Write recovery) 신호 등이 해당된다. Here, the status signal T_CODE applied to the read / write
도 4는 상술된 테스트용 3상태 버퍼(160)에 관한 상세 회로도이다. 4 is a detailed circuit diagram of the test tri-state
테스트용 3상태 버퍼(160)는 논리부(161)와 출력 구동부(160)를 구비한다. The test tri-state
논리부(161)는 입력신호 IN와 인에이블 신호 EN를 낸드연산하는 낸드게이트 ND1과, 반전된 입력신호 IN와 인에이블 신호 EN를 앤드연산하는 앤드게이트 AND9를 구비한다. 출력 구동부(162)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P1과 NMOS트랜지스터 N1을 구비한다. 출력 구동부(162)는 PMOS트랜지스터 P1과 NMOS트랜지스터 N1의 공통 드레인 단자를 통해 출력신호 OUT를 리드/라이트 공용 배선(100)에 출력한다.
The
여기서, 입력신호 IN는 상술된 상태신호 T_CODE에 해당하고, 인에이블 신호 EN는 모드 레지스터 셋트 신호 T_MRS에 해당한다. 따라서, 테스트용 3상태 버퍼(160)는 모드 레지스터 셋트 신호 T_MRS의 활성화시에 상태신호 T_CODE가 입력될 경우 리드/라이트 공용 배선(100)에 하이 레벨을 갖는 출력신호 OUT를 출력한다. Here, the input signal IN corresponds to the above-described state signal T_CODE, and the enable signal EN corresponds to the mode register set signal T_MRS. Therefore, the test tri-state
한편, 도 4의 구성이 도 3의 리드용 3상태 버퍼(110~140)에 적용될 경우 입력신호 IN는 리드 입출력 라인 RIOi_B으로부터 인가되는 신호를 의미한다. 그리고, 인에이블 신호 EN는 리드 명령 인가라인 RD_B으로부터 인가되는 리드 명령을 의미한다. Meanwhile, when the configuration of FIG. 4 is applied to the read tri-state
또한, 도 4의 구성이 도 3의 라이트용 3상태 버퍼(150)에 적용될 경우 입력신호 IN는 라이트 데이타 입력라인 WDINi으로부터 인가되는 신호를 의미한다. 그리고, 인에이블 신호 EN는 라이트 명령 인가라인 WT_EN으로부터 인가되는 라이트 명령을 의미한다. In addition, when the configuration of FIG. 4 is applied to the write tri-state
도 5는 상술된 상태 레지스터(110~150)에 관한 상세 회로도이다. 5 is a detailed circuit diagram related to the above-described status registers 110-150.
상태 레지스터(170)는 입력부(171)와 래치부(172) 및 인버터 IV8를 구비한다. The
입력부(171)는 인에이블 신호 EN를 반전하는 인버터 IV5와, 인에이블 신호 EN의 상태에 따라 입력신호 IN를 선택적으로 출력하기 위한 전송게이트 T1를 구비한다. 래치부(172)는 인버터 IV6,IV7을 구비하여 전송게이트 T1로부터 인가되는 입력신호 IN를 래치한다. 인버터 IV8는 래치부(172)의 출력을 반전하여 출력신호 OUT를 리드/라이트 공용 배선(100)에 출력한다.The
여기서, 입력신호 IN는 리드/라이트 공용 배선(100)으로부터 인가되는 신호에 해당하고, 인에이블 신호 EN는 모드 레지스터 셋트 신호 T_MRS에 해당한다. 따라서, 상태 레지스터(170)는 모드 레지스터 셋트 신호 T_MRS의 활성화시에 리드/라이트 공용 배선(100)으로부터 인가되는 신호를 래치부(172)에서 일정 시간동안 저장한다. 그리고, 일정 시간 이후에 리드/라이트 공용 배선(100)의 로드만큼 지연된 지연 상태신호 T_CODE_D를 내부 회로에 출력하게 된다. Here, the input signal IN corresponds to a signal applied from the read / write
이상에서 설명한 바와 같이, 본 발명은 리드/라이트 모드 이외의 동작 모드에서 하나의 리드/라이트 배선을 시분할하여 특정 테스트 모드 신호, 카스 레이턴시(Cas latency) 신호, 부가적인 레이턴시(Additive latency) 신호, 버스트 랭스(Burst length) 신호 및 라이트 복구(Write recovery) 신호 등을 효율적으로 전송함으로써 전체적인 칩 사이즈를 줄임과 동시에 회로의 성능을 향상시킬 수 있도록 하는 효과를 제공한다.As described above, the present invention time-divides a single read / write wire in an operation mode other than the read / write mode, thereby causing a specific test mode signal, a cas latency signal, an additional latency signal, and a burst. Efficient transmission of burn length signals and write recovery signals reduces the overall chip size and improves circuit performance.
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