KR20050063101A - Method of manufacturing a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, NMOS 트랜지스터 영역의 게이트 전극용 도전막 두께를 PMOS 트랜지스터 영역 보다 두껍게 하여 플라즈마를 이용한 게이트 식각공정시 일시적 또는 연속적인 플라즈마 불균일 현상에 의한 국부적 전기포텐셜 형성이 되지 않으며, 무수한 전자기파들도 실리콘 기판으로 가지 못하고 도전막에 의해 흡수되어 버리기 때문에 많은 플라즈마에 의한 반도체 공정을 진행하더라도 플라즈마에 의한 손상을 입지 않을 수 있고, NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역간의 도전막의 두께차(높이차)에 의해 NMOS 게이트 전극 및 PMOS 게이트 전극의 식각종료점이 일치하게 되어 PMOS 게이트 전극 에 집중되는 하전입자의 흐름을 제어할 수 있는 반도체 소자의 제조 방법을 제공한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, wherein the thickness of the gate electrode conductive film in the NMOS transistor region is made thicker than that in the PMOS transistor region, so that local electrical potential formation due to temporary or continuous plasma unevenness during the gate etching process using plasma is avoided. Since numerous electromagnetic waves do not go to the silicon substrate and are absorbed by the conductive film, even if the semiconductor process is performed by a large number of plasmas, the plasma may not be damaged and the thickness of the conductive film between the NMOS transistor region and the PMOS transistor region may be reduced. According to the difference (height), the etching end points of the NMOS gate electrode and the PMOS gate electrode coincide with each other, thereby providing a method of manufacturing a semiconductor device capable of controlling the flow of charged particles concentrated on the PMOS gate electrode.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 NMOS 트랜지스터 형성영역과 PMOS 트랜지스터 형성영역간의 게이트 단차를 줄이기 위한 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for reducing a gate step between an NMOS transistor forming region and a PMOS transistor forming region.
현재의 반도체 제조 기술은 고집적화를 요구한다. 그리고 MOSFET의 게이트 선폭 축소기술은 반도체 소자의 고집적화에 가장 밀접하게 연관되어 있어서 게이트 선폭을 축소시키는데 많은 노력을 기울이고 있다. 이와 같은 미세패턴은 식각속도를 높일 수 있고 로딩효과(Loading Effect)를 감소시키는 등 많은 장점이 있는 고밀도 플라즈마 식각장비를 이용하여 형성하고 있으며, 고밀도 플라즈마를 이용한 건식식각은 반도체 제조기술에 있어서 가장 중요한 부분이 되고 있다. 그러나 이 고밀도 플라즈마를 이용한 식각장비는 우수한 특성을 가지는 반면에, 최근 들어서 많은 연구가 진행되고 있는'차징 손상'이라는 매우 큰 단점을 지니고 있다. Current semiconductor fabrication techniques require high integration. In addition, the MOSFET gate line width reduction technology is most closely related to the high integration of semiconductor devices, and much efforts have been made to reduce the gate line width. Such fine patterns are formed by using high density plasma etching equipment which has many advantages, such as increasing the etching speed and reducing the loading effect, and dry etching using high density plasma is the most important in semiconductor manufacturing technology. It becomes a part. However, while the etching equipment using the high density plasma has excellent characteristics, it has a very big disadvantage of 'charging damage' which is being studied in recent years.
도 1 내지 도 3은 종래의 차징 손상의 문제점을 설명하기 위한 개념도들이다. 1 to 3 are conceptual diagrams for explaining the problem of the conventional charging damage.
도 1 내지 도 3을 참조하면, 상술한 플라즈마 손상의 원인은 전자와 이온을 비롯한 하전입자의 밀도가 매우 높아, 식각장비내의 플라즈마 균일도가 낮아질 경우, 도 1에서와 같이 하전입자의 분포가 불균일하게 되어 국부적으로는 전자 밀도가 높은 부분과 이온밀도가 높은 부분으로 미세하게 나뉘게 되어, 결국 반도체 소자가 형성되고 있는 실리콘 기판에는 전자와 이온등의 하전입자가 균형을 이루지 못하고, 이 중 한쪽이 더 많이 분포하게 된다. 이렇게 분포된 하전입자에 의해 실리콘기판에 부분적으로 전기장1(Potential)을 형성시키게 되고, 이 전기장1에 의해 하전입자 중 특히 가벼운 전자가, 얇은 게이트 산화막을 통과(F-N Tunneling)하여 실리콘 기판등을 통해 움직이게 된다. 폴리 실리콘과 같은 도체에 가까운 전도성을 가진 막이 식각될 때, 도 2와 같이 식각 초기나 중기까지는 하전입자의 균형이 이루어져 전혀 문제가 없으나, 마지막지점(Endpoint) 가까이 와서는 하전입자가 움직일 곳이 없어지게 되어 남아있는 전도성 물질인 폴리 실리콘 게이트를 향해 하전입자가 움직이게 된다. 1 to 3, the cause of the above-mentioned plasma damage is that the density of charged particles including electrons and ions is very high, and when the plasma uniformity in the etching equipment decreases, the distribution of charged particles is unevenly, as shown in FIG. 1. This results in localized finely divided into parts with high electron density and parts with high ion density. Consequently, charged particles such as electrons and ions are not balanced on the silicon substrate where the semiconductor element is formed, and one of them is more balanced. Will be distributed. The distributed charged particles form a partial electric field 1 on the silicon substrate. Particularly light electrons of the charged particles pass through a thin gate oxide film through a thin gate oxide film through the silicon substrate. Will move. When a conductive film close to a conductor such as polysilicon is etched, there is no problem because the charged particles are balanced until the initial or middle etch, as shown in FIG. 2, but there is no place for the charged particles to move near the end point. This causes the charged particles to move toward the remaining polysilicon gate.
이렇게 폴리 실리콘 게이트에 모인 하전입자는, 도 3과 같이 게이트 산화막을 사이에 두고 실리콘 기판과 전기장2를 형성하게 되고, 이 전기장2가 커질때 전자가 게이트 산화막을 통과할 수 있는 구동력을 얻게 되어, 실리콘 기판으로 가속되어 들어가게 된다. 이때 산화막에 유기된 전기장2에 의해 가속된 전자가, 기판과 충돌하여 '전자-정공 쌍'을 만들고 '전자-정공 쌍'은 산화막에 트랩(Trap)되어 트랩준위(Trap Level)를, 산화막의 금지된 에너지대(Forbidden Energy Gap)에 존재토록 하여, 결국 소자내의 트래지스터 특성중 가장 중요한 문턱전압(Vt), 포화전류(IDsat)등의 특성을 저하시키게 된다. 이런 현상은 식각속도가 상대적으로 느린 P 타입으로 도핑되어 있는 부분이 더 심하게 나타날 수 있게 된다. The charged particles gathered in the polysilicon gate form a silicon substrate and an electric field 2 with the gate oxide film interposed therebetween, as shown in FIG. It is accelerated into the silicon substrate. At this time, the electrons accelerated by the electric field 2 induced in the oxide film collide with the substrate to form an 'electron-hole pair', and the 'electron-hole pair' is trapped in the oxide film to form a trap level. By being in the forbidden energy gap, the characteristics such as the threshold voltage (Vt), the saturation current (IDsat), which are the most important of the transistor characteristics in the device, are eventually reduced. This phenomenon is more likely to appear in the portion doped with a relatively slow etching type P type.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 산화속도가 빠른 NMOS 트랜지스터 형성영역에 보상 실리콘을 추가로 증착하여 상대적으로 식각속도가 느린 PMOS 트랜지스터 형성영역의 차지 몰림 현상을 방지하여 차징 손상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다. Accordingly, in order to solve the above problem, the present invention provides additional deposition of compensation silicon on the NMOS transistor formation region having a high oxidation rate to prevent charging damage of the PMOS transistor formation region having a relatively low etching rate, thereby preventing charging damage. It provides a method for manufacturing a semiconductor device that can be.
본 발명에 따른 NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역이 정의된 반도체 기판상에 게이트 절연막 및 제 1 도전막을 순차적으로 형성하는 단계와, 상기 NMOS 트랜지스터 영역의 상기 제 1 도전막 상에 제 2 도전막을 형성하는 단계 및 플라즈마 식각을 이용하여 상기 NMOS 트랜지스터 영역의 상기 제 2 및 제 1 도전막과 상기 PMOS 영역의 상기 제 1 도전막을 패터닝 하여 상기 NMOS 트랜지스터 영역에는 NMOS 게이트 전극을 형성하고, 상기 PMOS 트랜지스터 영역에는 PMOS 트랜지스터를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다. Sequentially forming a gate insulating film and a first conductive film on the semiconductor substrate in which the NMOS transistor region and the PMOS transistor region are defined, and forming a second conductive film on the first conductive film in the NMOS transistor region. Patterning the second and first conductive layers of the NMOS transistor region and the first conductive layer of the PMOS region by using plasma etching to form an NMOS gate electrode in the NMOS transistor region, and forming a PMOS in the PMOS transistor region. It provides a method of manufacturing a semiconductor device comprising the step of forming a transistor.
바람직하게 상기 제 2 도전막은, 상기 NMOS 트랜지스터 영역을 개방하는 블로킹 물질막을 형성하는 단계와, 전체 구조상에 상기 제 2 도전막을 형성하는 단계 및 평탄화 공정을 통해 상기 NMOS 트랜지스터 영역에 형성된 상기 제 2 도전막이 50 내지 500Å 두께 잔류되도록 하는 단계를 포함하는 것이 효과적이다. Preferably, the second conductive film may include forming a blocking material film that opens the NMOS transistor region, forming the second conductive film on an entire structure, and forming the second conductive film on the NMOS transistor region through a planarization process. It is effective to include a step of remaining 50 to 500 mm thick.
바람직하게, 상기 제 2 도전막으로 50 내지 500Å 두께의 폴리 실리콘막을 사용하는 것이 바람직하다. Preferably, it is preferable to use a polysilicon film having a thickness of 50 to 500 GPa as the second conductive film.
또한, NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역이 정의된 반도체 기판상에 게이트 절연막 및 도전막을 순차적으로 형성하는 단계와, 상기 PMOS 트랜지스터 영역의 상기 도전막의 일부를 선택적으로 제거하는 단계 및 플라즈마 식각을 이용하여 상기 NMOS 트랜지스터 영역 및 상기 PMOS 트랜지스터 영역의 상기 도전막만을 패터닝 하여 상기 NMOS 트랜지스터 영역에는 NMOS 게이트 전극을 형성하고, 상기 PMOS 트랜지스터 영역에는 PMOS 트랜지스터를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다. The method may further include sequentially forming a gate insulating film and a conductive film on a semiconductor substrate in which an NMOS transistor region and a PMOS transistor region are defined, selectively removing a portion of the conductive film in the PMOS transistor region, and plasma etching. And forming an NMOS gate electrode in the NMOS transistor region by forming only an NMOS transistor region and the conductive film of the PMOS transistor region, and forming a PMOS transistor in the PMOS transistor region.
바람직하게, 상기 PMOS 트랜지스터 영역의 상기 도전막의 일부를 제거하는 단계는, 상기 도전막상에 상기 PMOS 트랜지스터 영역을 개방하는 블로킹 물질막을 형성하는 단계 및 상기 블로킹 물질막을 식각 마스크로 하는 식각공정을 실시하여 상기 PMOS 트랜지스터 영역의 상기 도전막을 50 내지 500Å 두께로 제거하는 단계를 포함한다. Preferably, the removing of the portion of the conductive film in the PMOS transistor region may include forming a blocking material film on the conductive film to open the PMOS transistor region and performing an etching process using the blocking material film as an etch mask. And removing the conductive film in the PMOS transistor region to a thickness of 50 to 500 kHz.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
도 4 내지 도 6은 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 4 to 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도 4를 참조하면, NMOS 트랜지스터 영역(B)과 PMOS 트랜지스터 영역(A)이 정의된 반도체 기판(110)에 소자 분리를 위한 소자 분리막(미도시)을 형성하고, 각기 이온주입을 실시하여 N웰 및 P월(미도시)을 형성한다. Referring to FIG. 4, a device isolation film (not shown) for device isolation is formed on a semiconductor substrate 110 in which an NMOS transistor region B and a PMOS transistor region A are defined, and ion implantation is performed to perform N wells. And a P wall (not shown).
반도체 기판(110)을 세정한 다음, 상기 웰과 상기 소자 분리막이 형성된 반도체 기판(110)상에 게이트 절연막(112)과 제 1 도전막(114)을 순차적으로 형성한다. After the semiconductor substrate 110 is cleaned, the gate insulating layer 112 and the first conductive layer 114 are sequentially formed on the semiconductor substrate 110 on which the well and the device isolation layer are formed.
게이트 절연막(112)은 SiO2, Si3N4, HfO2, Al2O 3 및 HfON 중 적어도 어느 하나의 물질막으로 구성된 막을 사용하는 것이 바람직하다. 더욱 바람직하게 게이트 절연막(112)은 SiO2 단일 구조의 막 또는, SiO2와 Si3N4의 2중 구조의 막 또는, ONO(산화막, 질화막, 산화막)와 같은 3중 구조의 막을 사용하는 것이 효과적이다. 제 1 도전막(114)은 폴리 실리콘막 또는 반도체 소자의 제조 공정에서 사용되는 도전성의 물질막으로 형성하는 것이 바람직하다. 상술한 제 1 도전막(114) 형성 후, NMOS 트랜지스터 영역(B)에는 소정의 이온주입공정을 실시하여 제 1 도전막(114)을 프리도핑하는 것이 바람직하다. 이온주입 공정은 P 및/또는 As를 도판트로 하는 것이 바람직하다.As the gate insulating layer 112, it is preferable to use a film composed of at least one material film among SiO 2 , Si 3 N 4 , HfO 2 , Al 2 O 3, and HfON. More preferably, the gate insulating film 112 is a film having a single structure of SiO 2, a double structure of SiO 2 and Si 3 N 4 , or a triple structure such as ONO (oxide, nitride, oxide). effective. The first conductive film 114 is preferably formed of a conductive material film used in a polysilicon film or a semiconductor device manufacturing process. After the formation of the first conductive film 114 described above, it is preferable to perform a predetermined ion implantation process on the NMOS transistor region B to predope the first conductive film 114. It is preferable that the ion implantation process uses P and / or As as a dopant.
도 5a 및 도 5b를 참조하면, 소정의 패터닝 공정을 통해 NMOS 트랜지스터 영역(B)에 선택적으로 제 2 도전막(116)을 형성한다. 또는, 소정의 패터닝 공정을 통해 PMOS 트랜지스터 영역(A)의 제 1 도전막(114)의 일부를 제거한다. 이때 NMOS 트랜지스터 영역(B)에 선택적으로 형성되는 제 2 도전막(116)의 두께와 PMOS 트랜지스터 영역(A)의 제거되는 제 1 도전막(114)의 두께는 후속 게이트 식각공정시 NMOS 트랜지스터 영역(B)과 PMOS 트랜지스터 영역(A)의 식각차(식각의 엔팅포인트가 다름)에 의해 손상되는 도전막의 차만큼의 두께를 제거하는 것이 바람직하다. 5A and 5B, a second conductive layer 116 is selectively formed in the NMOS transistor region B through a predetermined patterning process. Alternatively, a part of the first conductive film 114 of the PMOS transistor region A is removed through a predetermined patterning process. In this case, the thickness of the second conductive film 116 selectively formed in the NMOS transistor region B and the thickness of the first conductive film 114 removed from the PMOS transistor region A may be equal to each other in the subsequent gate etching process. It is preferable to remove the thickness corresponding to the difference of the conductive film damaged by the etching difference between the B) and the PMOS transistor region A (entering point of etching is different).
상기에서, 제 1 도전막(114) 상에 NMOS 트랜지스터 영역(B)을 개방하는 블로킹 물질막(미도시)을 형성한 다음, 셀렉티브 에피텍시얼 글우쓰(Selective Epitaxial Growing; SEG) 방법을 이용하여 개방된 NMOS 트랜지스터 영역(B)에만 선택적으로 제 2 도전막(116)을 형성하는 것이 바람직하다. 제 2 도전막(116)은 앞서 설명한 식각에 의해 제거될 정도인 50 내지 500Å 두께의 폴리 실리콘막을 사용하는 것이 바람직하다. In the above, a blocking material film (not shown) is formed on the first conductive film 114 to open the NMOS transistor region B. Then, a selective epitaxial growing (SEG) method is used. It is preferable to form the second conductive film 116 selectively only in the open NMOS transistor region B. FIG. As the second conductive layer 116, a polysilicon layer having a thickness of about 50 to about 500 μs that is removed by etching described above is preferably used.
블로킹 물질막은 질화막 또는 질산화막을 사용하되, 제 1 도전막(114) 상에 질화막 또는 질산화막을 형성한 후, 패터닝 공정을 실시하여 NMOS 트랜지스터 영역(B)에 형성된 질화막 질산화막을 제거하여 형성하는 것이 바람직하다. As the blocking material film, a nitride film or a nitride oxide film is used, and after forming the nitride film or the nitride oxide film on the first conductive film 114, a patterning process is performed to remove the nitride film nitride oxide film formed in the NMOS transistor region B. .
이뿐만 아니라, NMOS 트랜지스터 영역(B)을 개방하는 블로킹 물질막을 형성한 다음, 전체 구조상에 제 2 도전막(116)을 증착한다. CMP를 이용한 평탄화 공정을 실시하여 제 2 도전막(116)이 소정두께가 되도록 평탄화 공정을 실시하여 NMOS 트랜지스터 영역(B)의 제 1 도전막(114) 상에 소정 두께의 제 2 도전막(116)을 형성하는 것이 바람직하다. 이때 소정 두께는 50 내지 500Å인 것이 바람직하다. In addition, a blocking material film for opening the NMOS transistor region B is formed, and then a second conductive film 116 is deposited over the entire structure. A planarization process using CMP is performed to planarize the second conductive film 116 to a predetermined thickness, thereby forming a second conductive film 116 having a predetermined thickness on the first conductive film 114 of the NMOS transistor region B. FIG. Is preferably formed. At this time, the predetermined thickness is preferably 50 to 500 kPa.
또한, NMOS 트랜지스터 영역(B)을 개방하는 블로킹 물질막을 형성하고, 전체 구조상에 제 2 도전막(116)을 증착한 후, 에치백 공정을 실시하여 제 2 도전막(116)이 소정 두께가 되도록 식각을 실시하는 것이 바람직하다. 소정 두께는 50 내지 500Å인 것이 바람직하다. 에치백 공정은 할로겐(Halogen)족의 원소를 함유한 가스를 주 식각가스로 하고, O2, N2, Ar 및 He 중 적어도 어느 하나의 가스를 첨가 가스로 하는 식각공정을 실시하는 것이 효과적이다. 할로겐족은 Cl2, CxHyFz(x,y,z는 0 또는 자연수), HBr 및 SF6 중 적어도 어느 하나의 가스를 사용하는 것이 바람직하다.In addition, a blocking material film for opening the NMOS transistor region B is formed, the second conductive film 116 is deposited on the entire structure, and then subjected to an etch back process so that the second conductive film 116 has a predetermined thickness. It is preferable to perform etching. It is preferable that predetermined thickness is 50-500 micrometers. In the etchback process, it is effective to perform an etching process in which a gas containing a halogen group element is used as the main etching gas, and at least one of O 2 , N 2 , Ar, and He is used as an additive gas. . The halogen group preferably uses at least one of Cl 2 , C x H y F z (where x, y, z is 0 or natural number), HBr and SF 6 .
상기의 제 2 도전막(116) 형성은 반도체 소자의 실리콘막 형성공정을 통해 증착하는 것이 바람직하다. 상술한 공정들을 통해 NMOS 트랜지스터 영역(B)의 제 1 도전막(114) 상에 소정 두께의 제 2 도전막(116)을 선택적으로 형성한 후, 상기 블로킹 물질막을 소정의 감광막 스트립 공정을 통해 제거 하는 것이 바람직하다. 블로킹 물질막은 블로킹된 영역의 하부 구조물 즉, 제 1 도전막(116)을 보호한다. 즉, PMOS 트랜지스터 영역(A)에 형성되는 블로킹 물질막은 PMOS 트랜지스터 영역(A)의 제 1 도전막(114) 상에 소정의 제 2 도전막(116)이 형성되는 것을 방지하고, NMOS 트랜지스터 영역(B)에 형성되는 블로킹 물질막은 NMOS 트랜지스터 영역(B)의 제 1 도전막(114)이 식각되는 현상을 방지할 수 있다. The second conductive film 116 is preferably deposited through a silicon film forming process of a semiconductor device. After selectively forming the second conductive film 116 having a predetermined thickness on the first conductive film 114 of the NMOS transistor region B through the above-described processes, the blocking material film is removed through a predetermined photoresist film strip process. It is desirable to. The blocking material layer protects the lower structure of the blocked region, that is, the first conductive layer 116. That is, the blocking material film formed in the PMOS transistor region A prevents the predetermined second conductive film 116 from being formed on the first conductive film 114 of the PMOS transistor region A, and the NMOS transistor region ( The blocking material film formed in B) may prevent the first conductive film 114 of the NMOS transistor region B from being etched.
상기에서 제 1 도전막(114) 상에 NMOS 트랜지스터 영역(B)을 개방하는 블로킹 물질막을 형성한 다음, 상기 블로킹 물질막을 식각마스크로 하는 식각공정을 실시하여 상기 PMOS 트랜지스터 영역(A)의 제 1 도전막(114)의 일부를 식각한다. 식각공정은 건식 또는 습식식각을 실시하는 것이 바람직하다. 상기의 식각공정을 통해 제거되는 제 1 도전막(114)의 두께는 50 내지 500Å인 것이 바람직하다. 블로킹 물질막은 질화막 또는 질산화막을 사용하되, 제 1 도전막(114) 상에 질화막 또는 질산화막을 형성한 후, 패터닝 공정을 실시하여 NMOS 트랜지스터 영역(B)에 형성된 질화막 질산화막을 제거하여 형성하는 것이 바람직하다. The blocking material layer is formed on the first conductive layer 114 to open the NMOS transistor region B. Then, an etching process using the blocking material layer as an etch mask is performed to form the first material of the PMOS transistor region A. FIG. A portion of the conductive film 114 is etched. In the etching process, it is preferable to perform dry or wet etching. The thickness of the first conductive film 114 removed through the etching process is preferably 50 to 500 kPa. As the blocking material film, a nitride film or a nitride oxide film is used, and after forming the nitride film or the nitride oxide film on the first conductive film 114, a patterning process is performed to remove the nitride film nitride oxide film formed in the NMOS transistor region B. .
이와같이 NMOS 트랜지스터 영역(B)과 PMOS 트랜지스터 영역(A)간의 게이트 전극용 도전막의 두께를 달리 함으로써, 후속 플라즈마 게이트 식각시 발생하는 차징손상, 무수한 전자기판에 의한 실리콘 기판의 전자-홀 형성의 문제를 방지할 수 있다. By varying the thickness of the gate electrode conductive film between the NMOS transistor region B and the PMOS transistor region A as described above, the charging damage occurring during subsequent plasma gate etching and the formation of electron-holes in the silicon substrate by a myriad of electromagnetic plates are solved. You can prevent it.
본 발명은 반도체 제조 공정의 최대 목표인 선폭축소를 이용한 고집적화와 선폭축소 및 배선기술을 이용한 고성능화 그리고 안정된 공정을 바탕으로 한 수율향상이다. 선폭축소 기술이나 배선 기술등은 플라즈마 공정을 이용하기 시작하면서 많은 발전이 있어왔으며, 계속적인 기술개발에 크나큰 노력을 기울이고 있다. 또한, 기술의 양산 능력은 약 0.13㎛까지 가능하게 되었다. 또한, 고집적화와 고성능화를 위해서는 부가적으로 요구되는 동작전압 감소와 빠른 트랜지스터의 반응속도에 맞추기 위해 게이트 유전막의 두께를 감소한다. 0.13㎛급의 고성능 비메모리 반도체를 제조하기 위해 약 15 내지 20Å 두께의 게이트 산화막이 필요하다. 상기의 두께 대역의 게이트 유전막이 그 신뢰성이 확보될 경우 0.13㎛ 급의 반도체 소자에 충분히 사용가능하다. 하지만, 게이트 산화막과 도전막 형성후, 이를 식각하여 게이트 전극을 형성하는 식각공정시 플라즈마 건식 식각, 플라즈마유기화학적기상증착(PECVD), 물리적 기상증착(PVD)등의 공정에서 순간적이고 국부적인 플라즈마의 불균일 형성에 의한 차징손상과, 무수한 전자기파에 의한 실리콘 기판의 전자-홀 형성으로 인해 게이트 유전막을 손상시키지만, 본 발명에 의한 방법을 이용할 경우, 일시적 또는 연속적인 플라즈마 불균일 현상에 의한 국부적 전기포텐셜 형성이 되지 않으며, 무수한 전자기파들도 실리콘 기판으로 가지 못하고 도전막에 의해 흡수되어 버리기 때문에 많은 플라즈마에 의한 반도체 공정을 진행하더라도 플라즈마에 의한 손상을 입지 않는다. The present invention is a high-integration using the line reduction, the highest goal of the semiconductor manufacturing process, high performance using the line reduction and wiring technology, and improved yield based on a stable process. Line-shrinkage technology and wiring technology have been developed a lot since the use of the plasma process, and much effort is being made to continue the technology development. In addition, the mass production capacity of the technology has become possible to about 0.13㎛. In addition, the thickness of the gate dielectric layer is reduced to match the operation voltage reduction and fast response speed of the transistor, which are additionally required for high integration and high performance. In order to manufacture a high performance non-memory semiconductor of 0.13 占 퐉, a gate oxide film having a thickness of about 15 to 20 Å is required. The above-described gate dielectric film having a thickness band can be sufficiently used for a 0.13 占 퐉 semiconductor device if its reliability is ensured. However, after the formation of the gate oxide film and the conductive film, during the etching process of etching the gate electrode to form the gate electrode, plasma instantaneous, plasma organic chemical vapor deposition (PECVD), physical vapor deposition (PVD), etc. Charging damage due to non-uniformity and electron-hole formation of the silicon substrate due to innumerable electromagnetic waves damage the gate dielectric film, but when using the method according to the present invention, local electric potential formation due to transient or continuous plasma unevenness Since numerous electromagnetic waves do not go to the silicon substrate and are absorbed by the conductive film, even if the semiconductor process is performed by many plasmas, the plasma is not damaged.
도 6을 참조하면, 플라즈마를 이용한 식각공정을 실시하여 NMOS 트랜지스터 영역(B)에는 NMOS 게이트 전극(120b)을 형성하고, PMOS 트랜지스터 영역(A)에는 PMOS 게이트 전극(120a)을 형성한다. NMOS 게이트 전극(120b)은 제 1 및 제 2 도전막(114 및 116)으로 구성되고, PMOS 게이트 전극(120a)은 제 1 도전막(114)으로 구성될 수 있다. 또한, NMOS 게이트 전극(120b) 및 PMOS 게이트 전극(120a) 모두 제 1 도전막(114)으로 구성하되, 그 두께(높이)차가 소정두께 발생할 수 있다. 이로써, 앞서 증착하거나 식각하여 형성된 NMOS 트랜지스터 영역(B)과 PMOS 트랜지스터 영역(A)간의 도전막의 두께차(높이차)에 의해 NMOS 게이트 전극(120b) 및 PMOS 게이트 전극(120a)의 식각종료점이 일치하게 되어 PMOS 게이트 전극(120a) 에 집중되는 하전입자의 흐름을 제어할 수 있게 된다. Referring to FIG. 6, an NMOS gate electrode 120b is formed in an NMOS transistor region B, and a PMOS gate electrode 120a is formed in a PMOS transistor region A by performing an etching process using plasma. The NMOS gate electrode 120b may be formed of the first and second conductive layers 114 and 116, and the PMOS gate electrode 120a may be formed of the first conductive layer 114. In addition, although the NMOS gate electrode 120b and the PMOS gate electrode 120a are both made of the first conductive film 114, a difference in thickness (height) may occur. As a result, the etching end points of the NMOS gate electrode 120b and the PMOS gate electrode 120a coincide with each other by the thickness difference (height difference) of the conductive film formed between the NMOS transistor region B and the PMOS transistor region A previously formed by etching or etching. Thus, the flow of charged particles concentrated in the PMOS gate electrode 120a can be controlled.
상술한 바와 같이, 본 발명은 NMOS 트랜지스터 영역의 게이트 전극용 도전막 두께를 PMOS 트랜지스터 영역 보다 두껍게 하여 플라즈마를 이용한 게이트 식각공정시 일시적 또는 연속적인 플라즈마 불균일 현상에 의한 국부적 전기포텐셜 형성이 되지 않으며, 무수한 전자기파들도 실리콘 기판으로 가지 못하고 도전막에 의해 흡수되어 버리기 때문에 많은 플라즈마에 의한 반도체 공정을 진행하더라도 플라즈마에 의한 손상을 입지않을 수 있다. As described above, in the present invention, the thickness of the conductive film for the gate electrode of the NMOS transistor region is thicker than that of the PMOS transistor region so that local electric potential is not formed due to the transient or continuous plasma unevenness during the gate etching process using plasma. Since electromagnetic waves do not go to the silicon substrate but are absorbed by the conductive film, even if the semiconductor process is performed by many plasmas, the plasma may not be damaged.
또한, NMOS 트랜지스터 영역과 PMOS 트랜지스터 영역간의 도전막의 두께차(높이차)에 의해 NMOS 게이트 전극 및 PMOS 게이트 전극의 식각종료점이 일치하게 되어 PMOS 게이트 전극 에 집중되는 하전입자의 흐름을 제어할 수 있게 된다. In addition, the etching end points of the NMOS gate electrode and the PMOS gate electrode coincide with each other by the thickness difference (height difference) of the conductive film between the NMOS transistor region and the PMOS transistor region, thereby controlling the flow of charged particles concentrated on the PMOS gate electrode. .
도 1 내지 도 3은 종래의 차징 손상의 문제점을 설명하기 위한 개념도들이다. 1 to 3 are conceptual diagrams for explaining the problem of the conventional charging damage.
도 4 내지 도 6은 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 4 to 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
110 : 반도체 기판 112 : 게이트 절연막110 semiconductor substrate 112 gate insulating film
114, 116 : 도전막 120 : 게이트 전극 114 and 116 conductive film 120 gate electrode
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|---|---|---|---|---|
| KR100817719B1 (en) * | 2006-12-27 | 2008-03-27 | 동부일렉트로닉스 주식회사 | Polysilicon structure in cmos transistor and method of manufactruing the same |
| US9219064B2 (en) | 2013-01-25 | 2015-12-22 | Samsung Electronics Co., Ltd. | Semiconductor devices having a nanowire channel structure |
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