KR20050063035A - Method for manufacturing semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 20
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 78
- 238000005468 ion implantation Methods 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 24
- 239000010703 silicon Substances 0.000 claims abstract description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 23
- 238000002955 isolation Methods 0.000 claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 10
- 229910001449 indium ion Inorganic materials 0.000 claims abstract description 10
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 6
- 229920005591 polysilicon Polymers 0.000 claims abstract description 6
- 125000006850 spacer group Chemical group 0.000 claims abstract description 6
- 230000004888 barrier function Effects 0.000 claims abstract description 5
- 239000012535 impurity Substances 0.000 claims abstract description 5
- 238000000151 deposition Methods 0.000 claims abstract description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 230000003287 optical effect Effects 0.000 abstract description 7
- 150000002500 ions Chemical class 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 2
- 206010034960 Photophobia Diseases 0.000 description 1
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- QYHNIMDZIYANJH-UHFFFAOYSA-N diindium Chemical compound [In]#[In] QYHNIMDZIYANJH-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 208000013469 light sensitivity Diseases 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1463—Pixel isolation structures
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
Abstract
본 발명은 소자의 광특성을 향상시키는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 필드영역과 액티브영역이 정의된 실리콘 기판 상에 필드영역을 한정하는 제1감광막패턴을 형성하는 단계; 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 필드영역에 해당하는 기판 부분을 소정 깊이 만큼 식각하여 트렌치를 형성하는 단계; 상기 제1감광막패턴을 이온주입 마스크로 이용하여 상기 트렌치의 모서리 부분 및 트렌치 내부에 인듐이온주입을 실시하는 단계; 상기 제1감광막패턴을 제거하고, 상기 트렌치가 완전 매립되도록 상기 결과의 기판 전면에 갭필산화막을 증착한 다음, 상기 실리콘 기판의 표면이 노출될 때까지 상기 갭필산화막을 씨엠피하여 소자분리막을 형성하는 단계; 상기 소자분리막이 형성된 실리콘 기판 상에 P웰 형성영역을 한정하는 제2감광막패턴을 형성하는 단계; 상기 제2감광막패턴을 이온주입 마스크로 이용하여 상기 결과물에 이온주입을 실시하여 P웰을 형성하는 단계; 상기 제2감광막패턴을 제거하고 나서, 상기 결과의 기판 상에 게이트 산화막 및 폴리실리콘막의 적층 구조로 이루어지는 게이트 전극을 형성하는 단계; 상기 결과물 상에 포토다이오드용 N접합층 형성영역을 한정하는 제3감광막패턴을 형성하는 단계; 상기 제3감광막패턴을 이온주입 마스크로 이용하여 상기 결과물에 틸트 이온주입을 실시하여 상기 소자분리막과 게이트 전극에 접하는 포토다이오드용 N접합층을 기판 내부에 소정의 깊이로 형성하는 단계; 상기 제3감광막패턴을 제거하고, 상기 게이트 전극의 양측벽에 버퍼산화막 및 스페이서를 차례로 형성하는 단계; 상기 게이트 전극과 그에 접하는 N+ 소오스/드레인 접합층 형성영역을 한정하는 제4감광막패턴을 형성하는 단계; 상기 제4감광막패턴을 이온주입 마스크로 이용하여 상기 결과물에 N형 불순물을 이온주입한 다음, 2차 RTP 공정을 수행하여 N+ 소오스/드레인 접합층을 형성하는 단계; 상기 제4감광막패턴을 제거한 다음, 상기 결과물 상에 포토다이오드용 P접합층 형성영역을 한정하는 제5감광막패턴을 형성하는 단계; 상기 제5감광막패턴을 이온주입 마스크로 이용하여 상기 결과물에 이온주입을 실시하여 상기 포토다이오드용 N접합층의 상부와 실리콘 기판의 표면에 접하는 포토다이오드용 P접합층을 형성하는 단계; 및 상기 제5감광막패턴을 제거하는 단계를 포함한다.The present invention discloses a method of manufacturing a semiconductor device for improving the optical characteristics of the device. The disclosed method includes forming a first photoresist pattern defining a field region on a silicon substrate on which a field region and an active region are defined; Forming a trench by etching a portion of the substrate corresponding to the field region by a predetermined depth using the first photoresist pattern as an etch barrier; Using the first photoresist pattern as an ion implantation mask to perform indium ion implantation into corner portions of the trench and inside of the trench; Removing the first photoresist pattern, depositing a gapfill oxide film on the entire surface of the resultant substrate so that the trench is completely filled, and then forming the device isolation layer by CMPing the gapfill oxide film until the surface of the silicon substrate is exposed. ; Forming a second photoresist layer pattern defining a P well formation region on the silicon substrate on which the device isolation layer is formed; Forming a P well by implanting ion into the resultant using the second photoresist pattern as an ion implantation mask; Removing the second photoresist pattern, and then forming a gate electrode having a stacked structure of a gate oxide film and a polysilicon film on the resulting substrate; Forming a third photoresist pattern on the resultant portion, the third photoresist pattern defining a region for forming an N junction layer for a photodiode; Performing a tilt ion implantation on the resultant using the third photoresist pattern as an ion implantation mask to form an N junction layer for photodiode contacting the device isolation layer and the gate electrode to a predetermined depth in a substrate; Removing the third photoresist pattern, and sequentially forming a buffer oxide layer and a spacer on both sidewalls of the gate electrode; Forming a fourth photoresist pattern defining an N + source / drain junction layer forming region in contact with the gate electrode; Implanting N-type impurities into the resultant using the fourth photoresist pattern as an ion implantation mask, and then performing a second RTP process to form an N + source / drain junction layer; Removing the fourth photoresist pattern, and then forming a fifth photoresist pattern defining a P junction layer formation region for a photodiode on the resultant; Ion implanting the resultant using the fifth photoresist pattern as an ion implantation mask to form a P junction layer for photodiode contacting an upper portion of the N junction layer for photodiode and a surface of a silicon substrate; And removing the fifth photoresist pattern.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자의 광특성을 향상시키기 위한 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device for improving the optical characteristics of the device.
일반적으로, 이미지센서는 광학 영상(Optical Image)을 전기적 신호로 변환시키는 반도체 장치로서, 전하결합소자(Charge Coupled Device ; CCD)는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이며, CMOS(Complementary MOS) 이미지센서는 제어 회로(Control Circuit) 및 신호처리회로(Signal Processing Circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소(Pixel)수 만큼 MOS 트랜지스터를 만들고 이것을 이용하여 순차적으로 출력(Out-put)을 검출하는 스위칭 방식을 채용하는 소자이다.In general, an image sensor is a semiconductor device that converts an optical image into an electrical signal, and a charge coupled device (CCD) is located at a position where individual metal-oxide-silicon (MOS) capacitors are very close to each other. And charge carriers are stored and transported in the capacitors, and CMOS (Complementary MOS) image sensors use pixel technology using CMOS technology that uses a control circuit and a signal processing circuit as peripheral circuits. It is a device that adopts switching method that makes as many MOS transistors and uses it to detect out-put sequentially.
이러한 다양한 이미지센서를 제조함에 있어서, 이미지센서의 감광도(Photo Sensitivity)를 증가시키기 위한 노력들이 진행되고 있는 바, 그 중 하나가 집광기술이다. 예컨대, CMOS 이미지센서는 빛을 감지하는 포토다이오드와 감지된 빛을 전기적 신호로 처리하여 데이터화하는 CMOS 로직회로부분으로 구성되어 있는 바, 광감도를 높이기 위해서는 전체 이미지센서 면적에서 포토다이오드의 면적이 차지하고 있는 비율(이를 통상 'Fill Factor' 라 함)을 크게 하려는 노력이 진행되고 있다. In manufacturing such various image sensors, efforts are being made to increase the photo sensitivity of the image sensor, and one of them is a light collecting technology. For example, a CMOS image sensor is composed of a photodiode for detecting light and a portion of a CMOS logic circuit for processing the detected light into an electrical signal to make data. To increase light sensitivity, the area of the photodiode occupies the entire area of the image sensor. Efforts are underway to increase the ratio (commonly called the 'Fill Factor').
종래의 반도체 소자의 제조방법에 대하여 도 1a 내지 도 1h를 참조하여 간략하게 설명하면 다음과 같다. A method of manufacturing a conventional semiconductor device will be briefly described with reference to FIGS. 1A to 1H as follows.
종래의 반도체 소자의 제조방법은, 도 1a에 도시된 바와 같이, 먼저, 필드영역(미도시)과 액티브영역(미도시)이 정의된 실리콘 기판(11) 상에 필드영역을 한정하는 제1감광막패턴(12)을 형성한다. 그리고, 상기 제1감광막패턴(12)을 식각 장벽으로 이용하여 상기 필드영역에 해당하는 기판 부분을 소정 깊이 만큼 식각하여 트렌치(13)를 형성한다. In the conventional method of manufacturing a semiconductor device, as shown in FIG. 1A, first, a first photosensitive film defining a field region on a silicon substrate 11 in which a field region (not shown) and an active region (not shown) are defined. The pattern 12 is formed. The trench 13 is formed by etching a portion of the substrate corresponding to the field region by using the first photoresist pattern 12 as an etching barrier.
이어서, 도 1b에 도시된 바와 같이, 상기 제1감광막패턴을 제거하고, 상기 트렌치(13)가 완전 매립되도록 상기 결과의 기판 전면에 갭필산화막(Gap-Fill Oxide)(미도시)을 증착한다. 그런다음, 상기 실리콘 기판(11) 표면이 노출될 때까지 상기 갭필산화막을 화학적 기계적 연마(Chemical Mechanical Polishing ; 이하, 씨엠피)하여 트렌치형의 소자분리막(14)을 형성한다. Subsequently, as shown in FIG. 1B, the first photoresist pattern is removed and a gap-fill oxide (not shown) is deposited on the entire surface of the resulting substrate so that the trench 13 is completely buried. Thereafter, the gap-fill oxide film is chemically mechanically polished (CMP) until the surface of the silicon substrate 11 is exposed to form a trench type device isolation layer 14.
그런다음, 도 1c에 도시된 바와 같이, 상기 소자분리막(14)이 형성된 실리콘 기판(11) 상에 P웰 형성영역(미도시)을 한정하는 제2감광막패턴(15)을 형성하고, 상기 제2감광막패턴(15)을 이온주입 마스크로 이용하여 상기 결과물에 이온주입을 실시하여 P웰(미도시)을 형성한다.Next, as shown in FIG. 1C, a second photoresist layer pattern 15 defining a P well forming region (not shown) is formed on the silicon substrate 11 on which the device isolation layer 14 is formed. P wells (not shown) are formed by performing ion implantation on the resultant using the second photoresist pattern 15 as an ion implantation mask.
그리고, 도 1d에 도시된 바와 같이, 상기 제2감광막패턴을 제거하고 나서, 상기 결과의 기판 상에 게이트 산화막(16) 및 폴리실리콘막(17)의 적층 구조로 이루어지는 게이트 전극(18)을 형성한다. As shown in FIG. 1D, after the second photoresist pattern is removed, a gate electrode 18 having a stacked structure of a gate oxide film 16 and a polysilicon film 17 is formed on the resultant substrate. do.
이어서, 도 1e에 도시된 바와 같이, 상기 결과물 상에 포토다이오드용 N접합층 형성영역(미도시)을 한정하는 제3감광막패턴(19)을 형성한다. 그리고, 상기 제3감광막패턴(19)을 이온주입 마스크로 이용하여 상기 결과물에 이온주입을 실시하여 상기 소자분리막(14)과 게이트 전극(18)에 접하는 포토다이오드용 N접합층(20)을 기판 내부에 소정의 깊이로 형성한다. Subsequently, as illustrated in FIG. 1E, a third photosensitive film pattern 19 defining an N junction layer forming region (not shown) for a photodiode is formed on the resultant. The N-junction layer 20 for photodiode contacting the device isolation layer 14 and the gate electrode 18 is subjected to ion implantation using the third photoresist pattern 19 as an ion implantation mask. It is formed to a predetermined depth inside.
그리고 나서, 도 1f에 도시된 바와 같이, 상기 제3감광막패턴을 제거하고, 상기 게이트 전극(18)의 양측벽에 버퍼산화막(21) 및 스페이서(22)를 차례로 형성한다. 이어서, 상기 게이트 전극(18)과 그에 접하는 N+ 소오스/드레인 접합층 형성영역(미도시)을 한정하는 제4감광막패턴(23)을 형성한다. 그리고, 상기 제4감광막패턴(23)을 이온주입 마스크로 이용하여 상기 결과물에 고농도의 N형 불순물을 이온주입한 다음, 급속열처리(Rapid Thermal Process ; 이하, RTP) 공정을 수행하여 N+ 소오스/드레인 접합층(24)을 형성한다.Then, as shown in FIG. 1F, the third photoresist pattern is removed, and the buffer oxide film 21 and the spacer 22 are sequentially formed on both sidewalls of the gate electrode 18. Subsequently, a fourth photoresist pattern 23 defining the gate electrode 18 and an N + source / drain junction layer forming region (not shown) in contact with the gate electrode 18 is formed. Then, using the fourth photoresist pattern 23 as an ion implantation mask, a high concentration of N-type impurities are ion implanted into the resultant, followed by a rapid thermal process (hereinafter referred to as RTP) to perform N + source / drain. The bonding layer 24 is formed.
그리고, 도 1g에 도시된 바와 같이, 상기 제4감광막패턴을 제거한 다음, 상기 결과물 상에 포토다이오드용 P접합층 형성영역(미도시)을 한정하는 제5감광막패턴(25)을 형성한다. 계속해서, 상기 제5감광막패턴(25)을 이온주입 마스크로 이용하여 상기 결과물에 이온주입을 실시하여 상기 포토다이오드용 N접합층(20)의 상부와 실리콘 기판(11)의 표면에 접하는 포토다이오드용 P접합층(26)을 형성한다.As shown in FIG. 1G, the fourth photoresist pattern is removed, and then a fifth photoresist pattern 25 defining a P junction layer forming region (not shown) for the photodiode is formed on the resultant. Subsequently, by using the fifth photosensitive film pattern 25 as an ion implantation mask, ion implantation is performed on the resultant photodiode in contact with an upper portion of the N junction layer 20 for photodiodes and the surface of the silicon substrate 11. The P bonding layer 26 is formed.
이어서, 도 1h에 도시된 바와 같이, 상기 제5감광막패턴을 제거한다.Subsequently, as shown in FIG. 1H, the fifth photoresist pattern is removed.
그러나, 종래의 기술에서는 트렌치 형성을 위한 실리콘 기판의 식각 시, 식각되는 상기 실리콘 기판의 표면이 손상(Damage)을 입게 되어, 이 후, 상기 트렌치를 갭필산화막으로 매립하거나 상기 손상된 기판 표면을 회복시키기 위한 후속 공정을 진행하더라도 상기 손상영역은 결국 회복되지 않는다. 이에, 후속 공정에서 인접하여 형성되는 포토다이오드로 이루어지는 수광영역에서 생성되는 전하의 일부가 손실되는 문제점이 발생된다. However, in the related art, when the silicon substrate for trench formation is etched, the surface of the silicon substrate to be etched is damaged. Then, the trench is filled with a gapfill oxide film or the damaged substrate surface is recovered. Even if a subsequent process is performed, the damaged area does not recover eventually. As a result, a problem arises in that a part of the charges generated in the light receiving region including the photodiodes formed adjacent to each other is lost in a subsequent process.
또한, 소자의 고집적화로 인해 소자분리막간의 거리가 좁아지게 됨에따라 수광영역도 좁아지게 되어 소자의 광특성이 저하되는 문제점이 발생된다.In addition, due to the high integration of the device, the distance between the device isolation layers is narrowed, so that the light receiving area is also narrowed, resulting in a decrease in optical characteristics of the device.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 수광영역 내의 전하 손실을 방지하고, 수광영역의 축소로 인한 소자의 광특성저하를 개선시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, to provide a method for manufacturing a semiconductor device that can prevent the loss of charge in the light receiving area, and can improve the optical characteristics of the device due to the reduction of the light receiving area. The purpose is.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 필드영역과 액티브영역이 정의된 실리콘 기판 상에 필드영역을 한정하는 제1감광막패턴을 형성하는 단계; 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 필드영역에 해당하는 기판 부분을 소정 깊이 만큼 식각하여 트렌치를 형성하는 단계; 상기 제1감광막패턴을 이온주입 마스크로 이용하여 상기 트렌치의 모서리 부분 및 트렌치 내부에 인듐이온주입을 실시하는 단계; 상기 제1감광막패턴을 제거하고, 상기 트렌치가 완전 매립되도록 상기 결과의 기판 전면에 갭필산화막을 증착한 다음, 상기 실리콘 기판의 표면이 노출될 때까지 상기 갭필산화막을 씨엠피하여 소자분리막을 형성하는 단계; 상기 소자분리막이 형성된 실리콘 기판 상에 P웰 형성영역을 한정하는 제2감광막패턴을 형성하는 단계; 상기 제2감광막패턴을 이온주입 마스크로 이용하여 상기 결과물에 이온주입을 실시하여 P웰을 형성하는 단계; 상기 제2감광막패턴을 제거하고 나서, 상기 결과의 기판 상에 게이트 산화막 및 폴리실리콘막의 적층 구조로 이루어지는 게이트 전극을 형성하는 단계; 상기 결과물 상에 포토다이오드용 N접합층 형성영역을 한정하는 제3감광막패턴을 형성하는 단계; 상기 제3감광막패턴을 이온주입 마스크로 이용하여 상기 결과물에 틸트 이온주입을 실시하여 상기 소자분리막과 게이트 전극에 접하는 포토다이오드용 N접합층을 기판 내부에 소정의 깊이로 형성하는 단계; 상기 제3감광막패턴을 제거하고, 상기 게이트 전극의 양측벽에 버퍼산화막 및 스페이서를 차례로 형성하는 단계; 상기 게이트 전극과 그에 접하는 N+ 소오스/드레인 접합층 형성영역을 한정하는 제4감광막패턴을 형성하는 단계; 상기 제4감광막패턴을 이온주입 마스크로 이용하여 상기 결과물에 N형 불순물을 이온주입한 다음, 2차 RTP 공정을 수행하여 N+ 소오스/드레인 접합층을 형성하는 단계; 상기 제4감광막패턴을 제거한 다음, 상기 결과물 상에 포토다이오드용 P접합층 형성영역을 한정하는 제5감광막패턴을 형성하는 단계; 상기 제5감광막패턴을 이온주입 마스크로 이용하여 상기 결과물에 이온주입을 실시하여 상기 포토다이오드용 N접합층의 상부와 실리콘 기판의 표면에 접하는 포토다이오드용 P접합층을 형성하는 단계; 및 상기 제5감광막패턴을 제거하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: forming a first photoresist pattern defining a field region on a silicon substrate in which a field region and an active region are defined; Forming a trench by etching a portion of the substrate corresponding to the field region by a predetermined depth using the first photoresist pattern as an etch barrier; Using the first photoresist pattern as an ion implantation mask to perform indium ion implantation into corner portions of the trench and inside of the trench; Removing the first photoresist pattern, depositing a gapfill oxide film on the entire surface of the resultant substrate so that the trench is completely filled, and then forming the device isolation layer by CMPing the gapfill oxide film until the surface of the silicon substrate is exposed. ; Forming a second photoresist layer pattern defining a P well formation region on the silicon substrate on which the device isolation layer is formed; Forming a P well by implanting ion into the resultant using the second photoresist pattern as an ion implantation mask; Removing the second photoresist pattern, and then forming a gate electrode having a stacked structure of a gate oxide film and a polysilicon film on the resulting substrate; Forming a third photoresist pattern on the resultant portion, the third photoresist pattern defining a region for forming an N junction layer for a photodiode; Performing a tilt ion implantation on the resultant using the third photoresist pattern as an ion implantation mask to form an N junction layer for photodiode contacting the device isolation layer and the gate electrode to a predetermined depth in a substrate; Removing the third photoresist pattern, and sequentially forming a buffer oxide layer and a spacer on both sidewalls of the gate electrode; Forming a fourth photoresist pattern defining an N + source / drain junction layer forming region in contact with the gate electrode; Implanting N-type impurities into the resultant using the fourth photoresist pattern as an ion implantation mask, and then performing a second RTP process to form an N + source / drain junction layer; Removing the fourth photoresist pattern, and then forming a fifth photoresist pattern defining a P junction layer formation region for a photodiode on the resultant; Ion implanting the resultant using the fifth photoresist pattern as an ion implantation mask to form a P junction layer for photodiode contacting an upper portion of the N junction layer for photodiode and a surface of a silicon substrate; And removing the fifth photoresist pattern.
여기서, 상기 인듐이온주입은 100~250KeV의 에너지와, 1.0E12~1.0E14 atoms/㎠의 도우즈와, 7~45˚의 틸트와, 45˚의 트위스트를 주고, 4회로 나누어 90˚간격으로 로테이션하며 실시한다. 그리고, 상기 포토다이오드용 N접합층 형성을 위한 틸트 이온주입 시, 이온주입 소오스로서 인을 사용하며, 상기 포토다이오드용 N접합층 형성을 위한 틸트 이온주입은 80~250KeV의 에너지와, 1.0E11~5.0E13 atoms/㎠의 도우즈와, 7~45˚의 틸트와, 0˚의 트위스트를 주고, 4회로 나누어 90˚간격으로 로테이션하며 실시한다. Here, the indium ion implantation gives energy of 100 to 250 KeV, dose of 1.0E12 to 1.0E14 atoms / cm 2, tilt of 7 to 45 °, and twist of 45 °, and is divided into four rotations at 90 ° intervals. Conduct. In addition, when tilting the ion implantation to form the N-junction layer for the photodiode, phosphorus is used as an ion implantation source, the tilt ion implantation for the formation of the N-junction layer for the photodiode is energy of 80 ~ 250 KeV, 1.0E11 ~ A dose of 5.0E13 atoms / cm 2, a tilt of 7 to 45 °, and a twist of 0 ° are given and divided into four rotations and rotated at 90 ° intervals.
본 발명에 따르면, 트렌치를 형성한 후에 상기 트렌치의 모서리 부분 및 트렌치 내부에 인듐(Indium)이온주입을 실시하여 상기 트렌치의 모서리 부분 및 트렌치 내부의 식각에 의한 손상영역을 인접하는 수광영역과 분리시켜 수광영역 내의 전하 손실을 방지할 수 있고, 이후, 포토다이오드용 N접합층 형성을 위한 이온주입 시 소자분리막의 옆면 부분으로 틸트 이온주입하여 상기 포토다이오드용 N접합층 영역을 확대함으로써, 소자의 광특성을 향상시킬 수 있다.According to the present invention, after forming the trench, an indium ion is injected into the corner portion of the trench and the inside of the trench to separate the damaged region by etching the corner portion of the trench and the inside of the trench from an adjacent light receiving region. The charge loss in the light-receiving area can be prevented, and thereafter, when ion implantation for forming the N-junction layer for the photodiode is carried out, tilt ion implantation is carried out to the side portion of the device isolation layer to enlarge the N-junction layer region for the photodiode, thereby increasing the light of the device. Properties can be improved.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.2A to 2H are cross-sectional views of respective processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 도 2a에 도시된 바와 같이, 먼저, 필드영역(미도시)과 액티브영역(미도시)이 정의된 실리콘 기판(31) 상에 필드영역을 한정하는 제1감광막패턴(32)을 형성한다. 그리고, 상기 제1감광막패턴(32)을 식각 장벽으로 이용하여 상기 필드영역에 해당하는 기판 부분을 소정 깊이 만큼 식각하여 트렌치(33)를 형성한다. In the method of manufacturing a semiconductor device according to an embodiment of the present invention, as shown in FIG. 2A, first, a field region is formed on a silicon substrate 31 in which a field region (not shown) and an active region (not shown) are defined. A first photosensitive film pattern 32 is formed. In addition, the trench 33 is formed by etching the substrate portion corresponding to the field region by a predetermined depth using the first photoresist pattern 32 as an etch barrier.
그런다음, 상기 제1감광막패턴(32)을 이온주입 마스크로 이용하여 상기 트렌치의 모서리 부분 및 트렌치 내부에 인듐(Indium)이온주입을 실시한다. 여기서, 상기 인듐이온주입 시, 100~250KeV의 에너지(Energy)와, 1.0E12~1.0E14 atoms/㎠의 도우즈(Dose)와, 7~45˚의 틸트(Tilt)를 주고, 상기 트렌치(33)의 모서리 부분으로 이온주입될 수 있도록, 45˚의 트위스트(Twist)를 준다. 또한, 상기 인듐이온주입은 반드시 4회로 나누어 90˚간격으로 로테이션(Rotation)하며 실시한다.Then, the first photoresist pattern 32 is used as an ion implantation mask, and indium ions are implanted into the corners of the trench and the inside of the trench. Here, in the indium ion implantation, energy of 100 to 250 KeV, dose of 1.0E12 to 1.0E14 atoms / cm 2, and tilt of 7 to 45 ° are given to the trench 33. Give a twist of 45˚ to allow ion implantation into the corners of In addition, the indium ion implantation is performed by rotating at 90 ° intervals by dividing four times.
이어서, 도 2b에 도시된 바와 같이, 상기 제1감광막패턴을 제거하고, 상기 트렌치(33)가 완전 매립되도록 상기 결과의 기판 전면에 갭필산화막(Gap-Fill Oxide)(미도시)을 증착한다. 그런다음, 상기 실리콘 기판(31) 표면이 노출될 때까지 상기 갭필산화막을 씨엠피하여 트렌치형의 소자분리막(34)을 형성한다. Subsequently, as shown in FIG. 2B, the first photoresist pattern is removed, and a gap-fill oxide film (not shown) is deposited on the entire surface of the resultant substrate so that the trench 33 is completely buried. Thereafter, the gap-fill oxide film is CMPed until the surface of the silicon substrate 31 is exposed to form a trench isolation device 34.
그런다음, 도 2c에 도시된 바와 같이, 상기 소자분리막(34)이 형성된 실리콘 기판(31) 상에 P웰 형성영역(미도시)을 한정하는 제2감광막패턴(35)을 형성하고, 상기 제2감광막패턴(35)을 이온주입 마스크로 이용하여 상기 결과물에 이온주입을 실시하여 P웰(미도시)을 형성한다. 여기서, 상기 P웰은 붉은색 계통의 빛에 대한 효율을 증가시킬 수 있도록 0.5㎛ 내지 수㎛ 정도의 깊이를 갖도록 형성한다. Next, as shown in FIG. 2C, a second photoresist layer pattern 35 defining a P well forming region (not shown) is formed on the silicon substrate 31 on which the device isolation layer 34 is formed. P wells (not shown) are formed by implanting ions into the resulting products using the second photoresist pattern 35 as an ion implantation mask. Here, the P well is formed to have a depth of about 0.5 ㎛ to several ㎛ to increase the efficiency for the light of the red system.
그리고, 도 2d에 도시된 바와 같이, 상기 제2감광막패턴을 제거하고 나서, 상기 결과의 기판 상에 게이트 산화막(36) 및 폴리실리콘막(37)의 적층 구조로 이루어지는 게이트 전극(38)을 형성한다. As shown in FIG. 2D, after the second photoresist pattern is removed, a gate electrode 38 having a stacked structure of a gate oxide film 36 and a polysilicon film 37 is formed on the resultant substrate. do.
이어서, 도 2e에 도시된 바와 같이, 상기 결과물 상에 포토다이오드용 N접합층 형성영역(미도시)을 한정하는 제3감광막패턴(39)을 형성한다. 그리고, 상기 제3감광막패턴(39)을 이온주입 마스크로 이용하여 상기 결과물에 틸트(Tilt) 이온주입을 실시하여 상기 소자분리막(34)과 게이트 전극(38)에 접하는 포토다이오드용 N접합층(40)을 기판 내부에 소정의 깊이로 형성하는 바, N형 도핑원을 높은 에너지를 이용하여 저농도로 도핑한다. 또한, 상기 포토다이오드용 N접합층(40)은 푸른색 계통의 빛에 대한 효율을 증가시킬 수 있도록 1㎛ 이하 정도의 깊이를 갖도록 형성한다. Subsequently, as illustrated in FIG. 2E, a third photoresist pattern 39 is formed on the resulting product to define an N junction layer forming region (not shown) for a photodiode. Then, using the third photoresist pattern 39 as an ion implantation mask, a tilt ion implantation is performed on the resultant N-junction layer for photodiode contacting the device isolation layer 34 and the gate electrode 38 ( 40) is formed inside the substrate to a predetermined depth, and the N-type doping source is doped at low concentration using high energy. In addition, the N junction layer 40 for the photodiode is formed to have a depth of about 1 ㎛ or less to increase the efficiency for light of the blue system.
여기서, 상기 포토다이오드용 N접합층(40) 형성을 위한 틸트 이온주입 시, 이온주입 소오스(Source)로서 인(phosphorus)을 사용하여, 80~250KeV의 에너지와, 1.0E11~5.0E13 atoms/㎠의 도우즈와, 7~45˚의 틸트를 준다. 그리고, 상기 소자분리막(34)의 옆면 부분으로 이온주입될 수 있도록 0˚의 트위스트를 준다. 또한, 상기 이온주입은 반드시 4회로 나누어 90˚간격으로 로테이션하며 실시한다.Here, in the case of the tilt ion implantation for forming the N-junction layer 40 for the photodiode, phosphorus is used as an ion implantation source, and energy of 80 to 250 KeV and 1.0E11 to 5.0E13 atoms / cm 2. Give the doze and a tilt of 7-45 degrees. Then, a twist of 0 ° is applied to ion implantation into the side surface portion of the device isolation layer 34. In addition, the ion implantation must be performed by rotating at intervals of 90 DEG in four times.
그리고 나서, 도 2f에 도시된 바와 같이, 상기 제3감광막패턴을 제거하고, 상기 게이트 전극(38)의 양측벽에 버퍼산화막(41) 및 스페이서(42)를 차례로 형성한다. 이어서, 상기 게이트 전극(38)과 그에 접하는 N+ 소오스/드레인 접합층 형성영역(미도시)을 한정하는 제4감광막패턴(43)을 형성한다. 그리고, 상기 제4감광막패턴(43)을 이온주입 마스크로 이용하여 상기 결과물에 고농도의 N형 불순물을 이온주입한 다음, 2차 RTP 공정을 수행하여 N+ 소오스/드레인 접합층(44)을 형성한다.Then, as illustrated in FIG. 2F, the third photoresist pattern is removed, and the buffer oxide film 41 and the spacer 42 are sequentially formed on both sidewalls of the gate electrode 38. Subsequently, a fourth photoresist pattern 43 defining the gate electrode 38 and an N + source / drain junction layer forming region (not shown) in contact with the gate electrode 38 is formed. Then, using the fourth photoresist pattern 43 as an ion implantation mask, a high concentration of N-type impurities are ion implanted into the resultant, and then a second RTP process is performed to form an N + source / drain junction layer 44. .
그리고, 도 2g에 도시된 바와 같이, 상기 제4감광막패턴을 제거한 다음, 상기 결과물 상에 포토다이오드용 P접합층 형성영역(미도시)을 한정하는 제5감광막패턴(45)을 형성한다. 계속해서, 상기 제5감광막패턴(45)을 이온주입 마스크로 이용하여 상기 결과물에 이온주입을 실시하여 상기 포토다이오드용 N접합층(40)의 상부와 실리콘 기판(31)의 표면에 접하는 포토다이오드용 P접합층(46)을 형성한다.As shown in FIG. 2G, after removing the fourth photoresist pattern, a fifth photoresist pattern 45 defining a P junction layer forming region (not shown) for a photodiode is formed on the resultant. Subsequently, using the fifth photosensitive film pattern 45 as an ion implantation mask, ion implantation is performed on the resultant photodiode in contact with the upper portion of the N junction layer 40 for photodiodes and the surface of the silicon substrate 31. A P bonding layer 46 is formed.
이어서, 도 2h에 도시된 바와 같이, 상기 제5감광막패턴을 제거한다. Subsequently, as shown in FIG. 2H, the fifth photoresist pattern is removed.
상기와 같은 공정을 통해 제조되는 본 발명에 따른 반도체 소자는 트렌치의 모서리 부분 및 트렌치 내부에 인듐(Indium)이온주입을 실시하여 상기 트렌치의 모서리 부분 및 트렌치 내부의 식각에 의한 손상영역을 인접하는 수광영역과 분리시켜 수광영역 내의 전하 손실을 방지할 수 있고, 이후, 포토다이오드용 N접합층 형성을 위한 이온주입 시 소자분리막의 옆면 부분으로 틸트 이온주입하여 상기 포토다이오드용 N접합층 영역을 확대하여 소자의 광특성을 향상시킬 수 있다.The semiconductor device according to the present invention manufactured through the above process receives indium (Indium) ion implantation into the corner portion of the trench and the inside of the trench to receive light adjacent to the damaged region by etching the corner portion of the trench and the inside of the trench. Charge loss in the light-receiving region can be prevented by separating the region, and thereafter, when ion implantation for forming the N-junction layer for the photodiode is performed, tilt ion implantation is carried out to the side surface of the device isolation layer to enlarge the N-junction layer region for the photodiode. The optical characteristics of the device can be improved.
이상에서와 같이, 본 발명은 트렌치를 형성한 후에 상기 트렌치의 모서리 부분 및 트렌치 내부에 인듐(Indium)이온주입을 실시함으로써, 상기 트렌치의 모서리 부분 및 트렌치 내부의 식각에 의한 손상영역을 인접하는 수광영역과 분리시켜 수광영역 내의 전하 손실을 방지할 수 있다. 뿐만 아니라, 본 발명은 포토다이오드용 N접합층 형성을 위한 이온주입 시 소자분리막의 옆면 부분으로 틸트 이온주입하여 상기 포토다이오드용 N접합층 영역을 확대할 수 있다. As described above, according to the present invention, after the trench is formed, indium ion is injected into the corner portion of the trench and the inside of the trench, so that the light receiving region adjacent to the damaged region by etching the corner portion of the trench and the inside of the trench is received. It can be separated from the region to prevent charge loss in the light receiving region. In addition, the present invention can extend the region of the N junction layer for the photodiode by implanting the tilt ion to the side portion of the isolation layer during ion implantation for forming the N junction layer for the photodiode.
결국, 본 발명은 식각 공정 등에 의한 포토다이오드 주변의 손실을 방지함과 동시에, 수광영역을 확대시킬 수 있으므로, 포토다이오드에서 생성되는 전하의 효율을 증가시켜, 소자의 광특성을 향상시킬 수 있다.As a result, the present invention can prevent the loss around the photodiode due to the etching process and at the same time, can enlarge the light receiving region, thereby increasing the efficiency of the charge generated in the photodiode, thereby improving the optical characteristics of the device.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
도 1a 내지 도 1h는 종래의 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.1A to 1H are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the related art.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.2A to 2H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing
31 : 실리콘 기판 32 : 제1감광막패턴31 silicon substrate 32 first photosensitive film pattern
33 : 트렌치 34 : 소자분리막33: trench 34: device isolation film
35 : 제2감광막패턴 36 : 게이트 산화막35 second photosensitive film pattern 36 gate oxide film
37 : 폴리실리콘막 38 : 게이트 전극37 polysilicon film 38 gate electrode
39 : 제3감광막패턴 40 : 포토다이오드용 N접합층39: third photosensitive film pattern 40: N junction layer for photodiode
41 : 버퍼산화막 42 : 스페이서41: buffer oxide film 42: spacer
43 : 제4감광막패턴 44 : N+ 소오스/드레인 접합층43: fourth photoresist pattern 44: N + source / drain junction layer
45 : 제5감광막패턴 46 : 포토다이오드용 P접합층45: fifth photosensitive film pattern 46: P junction layer for photodiode
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030094088A KR20050063035A (en) | 2003-12-19 | 2003-12-19 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030094088A KR20050063035A (en) | 2003-12-19 | 2003-12-19 | Method for manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050063035A true KR20050063035A (en) | 2005-06-28 |
Family
ID=37254923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030094088A KR20050063035A (en) | 2003-12-19 | 2003-12-19 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050063035A (en) |
-
2003
- 2003-12-19 KR KR1020030094088A patent/KR20050063035A/en not_active Application Discontinuation
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