KR20050062104A - Method for forming bottom electrode of capacitor - Google Patents
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Abstract
본 발명은 TiN 하부전극을 형성하기 위한 에치백시 하부전극의 상부 끝이 뾰쪽해짐에 따른 누설전류 발생을 억제하는데 적합한 캐패시터의 하부전극 형성 방법을 제공하기 위한 것으로, 본 발명은 트랜지스터 및 비트라인이 형성된 하부막 상에 스토리지노드산화막을 형성하는 단계, 상기 스토리지노드산화막을 홀형태로 패터닝하여 스토리지노드홀을 형성하는 단계, 상기 스토리지노드홀을 포함한 상기 스토리지노드산화막 상에 TiN을 형성하는 단계, 상기 TiN 상에 상기 스토리지노드홀을 부분적으로 채우는 감광막을 형성하는 단계, 상기 감광막을 배리어로 상기 TiN을 에치백하여 하부전극을 형성하되, SF6 가스를 이용한 플라즈마식각방식으로 에치백하는 단계, 및 상기 감광막을 스트립하는 단계를 포함한다.The present invention is to provide a method for forming a lower electrode of a capacitor suitable for suppressing leakage current caused by the sharpening of the upper end of the lower electrode during etch back for forming the TiN lower electrode. Forming a storage node oxide layer on the formed lower layer, forming a storage node hole by patterning the storage node oxide layer in a hole shape, and forming TiN on the storage node oxide layer including the storage node hole; Forming a photoresist film partially filling the storage node hole on TiN, etching back the TiN using the photoresist as a barrier to form a lower electrode, and etching back a plasma etching method using SF 6 gas; and Stripping the photoresist film.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing techniques, and more particularly to a method of manufacturing a capacitor.
COB(Capacitor On Bitline) 구조의 DRAM 제조 공정에서 캐패시터의 하부전극은 폴리실리콘(Polysilicon)이 주로 이용되어 왔지만, 최근에는 캐패시터의 용량을 더욱 증가시키기 위하여 메탈전극이 사용되고 있으며, 그 중에서 TiN은 대표적인 메탈전극 물질이다.Polysilicon has been mainly used as the lower electrode of the capacitor in a DRAM manufacturing process having a COB (Capacitor On Bitline) structure, but recently, a metal electrode is used to further increase the capacity of the capacitor. Among them, TiN is a representative metal. Electrode material.
도 1a 내지 도 1c는 종래 기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a capacitor according to the prior art.
도 1a에 도시된 바와 같이, 트랜지스터 등의 반도체소자가 형성된 하부막(11) 상에 스토리지노드산화막(12)을 형성하고, 스토리지노드산화막(12)을 홀 형태로 패터닝하여 스토리지노드홀(13)을 형성한다. As shown in FIG. 1A, the storage node oxide layer 12 is formed on the lower layer 11 on which semiconductor elements such as transistors are formed, and the storage node oxide layer 12 is patterned in a hole shape to form the storage node hole 13. To form.
다음으로, 스토리지노드홀(13)을 포함한 스토리지노드산화막(12) 상에 TiN(14)을 증착하고, TiN(14) 상에 스토리지노드홀(13)을 채울때까지 감광막(15)을 도포한다. 이어서, 부분 에치백 또는 노광을 진행하여 감광막(15)이 스토리지노드홀(13) 내부에만 남도록 한다.Next, TiN 14 is deposited on the storage node oxide film 12 including the storage node hole 13, and the photosensitive film 15 is coated until the storage node hole 13 is filled on the TiN 14. . Subsequently, partial etch back or exposure is performed so that the photoresist film 15 remains only inside the storage node hole 13.
도 1b에 도시된 바와 같이, 잔류하는 감광막(15)을 배리어로 하여 TiN(14)을 에치백하므로써 스토리지노드산화막(12) 표면의 TiN(14)을 선택적으로 제거하여 TiN 분리 공정을 완료한다. 이상의 공정을 통해 TiN 하부전극(14a)이 형성된다.As illustrated in FIG. 1B, the TiN 14 is selectively removed from the surface of the storage node oxide film 12 by etching back the TiN 14 using the remaining photoresist 15 as a barrier to complete the TiN separation process. Through the above process, the TiN lower electrode 14a is formed.
도 1c에 도시된 바와 같이, 감광막(15)을 제거한 후에, 스토리지노드산화막(12)을 제거한다.As shown in FIG. 1C, after the photosensitive layer 15 is removed, the storage node oxide layer 12 is removed.
위와 같은 종래 기술에서 TiN 하부전극(14a)을 형성하기 위한 TiN(14)의 에치백시 Cl2 가스를 이용한 플라즈마식각방식을 이용한다.In the prior art as described above, a plasma etching method using Cl 2 gas during etch back of the TiN 14 to form the TiN lower electrode 14a is used.
그러나, 종래기술은 TiN(14)의 에치백시 폴리실리콘 에치백과 달리 그레인(grain)과 그레인바운더리(grain boundary)의 식각률 차이로 인해 도 1b의 'x' 부분과 같이, TiN 하부전극(14a)의 상부 끝이 뾰족해지는 문제가 있다. 이와 같이 뾰족한 하부전극의 불안정한 상태로 인해 누설전류를 초래한다.However, the prior art is different from the polysilicon etch back of the TiN 14 due to the difference in the etch rate of grain and grain boundary, as shown in the 'x' portion of FIG. There is a problem that the upper end of the tip. As such, the leakage current is caused by the unstable state of the pointed lower electrode.
상기한 것처럼 TiN 하부전극(14a)의 상부 끝이 뾰족해지는 이유는 식각의 비등방성(unisotropic)이 매우 클때 일어나는 현상으로, TiN을 에치백할 때 식각의 진행 상태에서 TiN의 바깥쪽 측면은 스토리지노드산화막(12)과 접촉하고 있으며 TiN의 안쪽 측면은 노출되어 있지만 식각중에는 폴리머(polymer)가 증착된다. 근본적으로 비등방성이 커서 수직방향으로만 식가이 급속히 진행되고, 수평방향으로는 식각이 거의 되지 않기 때문에 폴리머 또는 스토리지노드산화막(12)과 접촉하고 있는 경계지역의 TiN은 매우 불안정하게 식각될 수 밖에 없다. 종래기술과 같이 Cl2 가스를 사용할 경우, TiN의 식각률은 높은 반면에 비등방성이 큰 편이며, 스토리지노드산화막(12)에 대한 식각률이 매우 낮아 뾰족해지는 문제가 발생한다.As described above, the upper end of the TiN lower electrode 14a is sharp because anisotropic etching is very large, and when the TiN is etched back, the outer side of the TiN is the storage node during the etching process. In contact with the oxide film 12 and the inner side of the TiN is exposed, a polymer is deposited during etching. Since the anisotropy is large, the food is rapidly developed only in the vertical direction, and the etching is hardly performed in the horizontal direction. Therefore, TiN in the boundary region in contact with the polymer or storage node oxide film 12 cannot be etched unstable. none. When Cl 2 gas is used as in the prior art, the etching rate of TiN is high while the anisotropy is large, and the etching rate of the storage node oxide film 12 is very low, resulting in a sharpening problem.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 하부전극을 형성하기 위한 에치백시 하부전극의 상부 끝이 뾰족해짐에 따른 누설전류 발생을 억제하는데 적합한 캐패시터의 하부전극 형성 방법을 제공하는데 그 목적이 있다. The present invention has been proposed to solve the above-mentioned problems of the prior art, and a method of forming a lower electrode of a capacitor suitable for suppressing leakage current caused by sharpening of the upper end of the lower electrode during etch back for forming the lower electrode. The purpose is to provide.
상기 목적을 달성하기 위한 본 발명의 캐패시터의 하부전극 형성 방법은 트랜지스터 및 비트라인이 형성된 하부막 상에 스토리지노드산화막을 형성하는 단계, 상기 스토리지노드산화막을 홀형태로 패터닝하여 스토리지노드홀을 형성하는 단계, 상기 스토리지노드홀을 포함한 상기 스토리지노드산화막 상에 TiN을 형성하는 단계, 상기 TiN 상에 상기 스토리지노드홀을 부분적으로 채우는 감광막을 형성하는 단계, 상기 감광막을 배리어로 상기 TiN을 에치백하여 하부전극을 형성하되, SF6 가스를 이용한 플라즈마식각방식으로 에치백하는 단계, 및 상기 감광막을 스트립하는 단계를 포함하는 것을 특징으로 하며, 상기 플라즈마식각방식으로 에치백하는 단계는 압력을 5mtorr∼20mtorr으로 설정하고, RF 바이어스파워를 100W∼300W로 설정하여 진행하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of forming a lower electrode of a capacitor according to an embodiment of the present invention, the method comprising: forming a storage node oxide layer on a lower layer on which a transistor and a bit line are formed; Forming TiN on the storage node oxide layer including the storage node hole; forming a photoresist layer partially filling the storage node hole on the TiN; Forming an electrode, the method comprising the step of etching back by the plasma etching method using SF 6 gas, and the step of stripping the photosensitive film, the step of etching back by the plasma etching method, the pressure to 5mtorr ~ 20mtorr And set the RF bias power to 100W to 300W. It shall be.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .
도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.2A to 2C are cross-sectional views illustrating a method of manufacturing a capacitor according to an embodiment of the present invention.
도 2a에 도시된 바와 같이, 트랜지스터 및 비트라인 등의 반도체소자가 형성된 하부막(21) 상에 스토리지노드산화막(22)을 형성한다. 여기서, 스토리지노드산화막(22)은 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), BPSG(Boron Phosphorus Silicate Glass), PSG(Phoshporus Silicate Glass) 및 USG(Undoped Silicate Glass)로 이루어진 그룹중에서 선택되며, 그 두께는 15000Å∼25000Å이다.As shown in FIG. 2A, the storage node oxide layer 22 is formed on the lower layer 21 on which semiconductor devices such as transistors and bit lines are formed. The storage node oxide layer 22 is selected from a group consisting of Plasma Enhanced Tetra Ethyl Ortho Silicate (PE-TEOS), Boron Phosphorus Silicate Glass (BPSG), Phosphorus Silicate Glass (PSG), and Undoped Silicate Glass (USG). The thickness is 15000 GPa-25000 GPa.
다음으로, 스토리지노드산화막(22)을 홀 형태(hole type)로 패터닝하여 스토리지노드홀(23)을 형성한다. Next, the storage node oxide layer 22 is patterned into a hole type to form the storage node hole 23.
다음으로, 스토리지노드홀(23)을 포함한 스토리지노드산화막(22) 상에 TiN(24)을 증착하고, TiN(24) 상에 스토리지노드홀(23)을 채울때까지 감광막(25)을 도포한다. 이어서, 부분 에치백(partial etchback) 또는 노광을 진행하여 감광막(25)이 스토리지노드홀(23) 내부에만 남도록 한다.Next, the TiN 24 is deposited on the storage node oxide film 22 including the storage node hole 23, and the photosensitive film 25 is coated until the storage node hole 23 is filled on the TiN 24. . Subsequently, partial etchback or exposure may be performed so that the photoresist 25 remains only inside the storage node hole 23.
다음으로, TiN 하부전극을 형성하기 위한 TiN의 에치백 공정을 진행한다. 이때, TiN의 에치백공정시 SF6 가스를 이용한 플라즈마식각 방식을 진행한다. TiN 하부전극(24a)은 도 2b에 도시되어 있다.Next, an etch back process of TiN for forming the TiN lower electrode is performed. In this case, a plasma etching method using SF 6 gas is performed during the etch back process of TiN. TiN lower electrode 24a is shown in FIG. 2B.
도 2b에 도시된 바와 같이, 잔류하는 감광막(25)을 배리어로 하여 TiN(24)을 에치백하되 SF6 가스를 이용한 플라즈마식각 방식으로 에치백하므로써 스토리지노드산화막(22) 표면의 TiN(24)을 선택적으로 제거하여 TiN 분리 공정을 완료한다. 이상의 공정을 통해 TiN 하부전극(24a)이 형성된다.As shown in FIG. 2B, the TiN 24 is etched back using the remaining photoresist layer 25 as a barrier, but the TiN 24 is etched back by plasma etching using SF 6 gas. Selectively remove the to complete the TiN separation process. Through the above process, the TiN lower electrode 24a is formed.
위와 일련의 TiN(24)의 에치백 공정은 스토리지노드홀(23) 측벽의 TiN은 손상없이 스토리지노드산화막(22) 상부의 TiN(24)만 제거하는 것으로, 다음의 조건을 만족해야만 한다. 먼저, 비등방성(Unisotropic) 식각 특성을 가져야 하고, 에치백후 감광막스트립 및 세정 공정에서 에치백시 측벽에 증착된 식각부산물을 깨끗이 제거해야 한다. 그리고, 과도한 과도식각(overetch)은 스토리지노드홀(23) 상부 측벽에 위치하는 TiN(24)의 손실을 증가시키므로 적절한 타겟이 설정되어야 한다. 또한, TiN(24)은 스토리지노드산화막(22)에 대해 선택적으로 식각되어 스토리지노드산화막(22)의 손상이 없어야 한다. 마지막으로 에치백후 TiN 하부전극(24a)의 상부 끝이 뾰족하지 않아야 한다.In the above-described series of etch-back processes of TiN 24, TiN on the sidewall of the storage node 23 removes TiN 24 only on the storage node oxide layer 22 without damage, and the following conditions must be satisfied. First, it should have an anisotropic etching characteristic, and the etching by-products deposited on the sidewalls during etch back should be cleanly removed in the photoresist strip and cleaning process after etch back. In addition, an excessive overetch increases the loss of TiN 24 located in the upper sidewall of the storage node hole 23, so an appropriate target must be set. In addition, the TiN 24 should be selectively etched with respect to the storage node oxide layer 22 so that the storage node oxide layer 22 is not damaged. Finally, the upper end of the TiN lower electrode 24a should not be sharp after etch back.
본 발명은 이상의 에치백 조건중에서 TiN 하부전극(24a)의 상부 끝이 뾰족해지는 것을 방지하기 위해 TiN의 에치백시 SF6 가스를 이용한 플라즈마식각 방식을 이용하는 것이다.The present invention uses a plasma etching method using SF 6 gas during etch back of TiN to prevent the upper end of the TiN lower electrode 24a from being etched under the above etch back conditions.
TiN을 에치백할 때 SF6 가스를 사용하는 경우는, 케미컬식각(Chemical etch)이 잘되지 않으며 TiN에 대한 식각률이 낮고 상대적으로 산화막질인 스토리지노드산화막(22)에 대한 식각률이 높아 TiN이 식각되면서 스토리지노드산화막(22)도 일부 식각이 발생한다. 또한, 측벽의 폴리머도 Cl2에 비해 적게 발생한다.In case of using SF 6 gas to etch back TiN, the chemical etching is poor, the etching rate for TiN is low, and the etching rate for the storage oxide oxide 22, which is relatively oxide, is high. As a result, some etching occurs in the storage node oxide layer 22. In addition, less polymer is generated in the sidewalls than in Cl 2 .
결국, TiN의 에치백시 SF6 가스를 사용하면, TiN의 측면에 대한 영향이 Cl2보다 적어 TiN 하부전극(24a)을 완만하게 형성할 수 있다.As a result, when the SF 6 gas is used to etch back TiN, the TiN lower electrode 24a can be formed smoothly because the influence on the side surface of TiN is less than that of Cl 2 .
한편, 위와 같이 TiN(24)의 에치백공정시 SF6 가스를 이용하더라도 플라즈마의 이온에너지(ion energy)가 낮을 경우 식각이 전혀 되지 않는 문제가 있으므로 적절한 플라즈마식각 조건이 필요하다. 이를 테면, 압력은 5mtorr∼20mtorr이 바람직하고, RF 바이어스파워는 100W∼300W이 바람직하다.Meanwhile, even when SF 6 gas is used in the etchback process of TiN 24 as described above, there is a problem that etching is not performed at all when the ion energy of the plasma is low, so appropriate plasma etching conditions are required. For example, the pressure is preferably 5 mtorr to 20 mtorr, and the RF bias power is preferably 100W to 300W.
도 2c에 도시된 바와 같이, 감광막(25)의 스트립 및 세정공정을 진행한 후에, 스토리지노드산화막(22)을 제거한다. 이상의 공정에 의해 실린더(cylinder) 형태의 TiN 하부전극(24a)이 형성된다.As shown in FIG. 2C, the storage node oxide layer 22 is removed after the stripping and cleaning process of the photoresist layer 25 is performed. Through the above process, the cylindrical TiN lower electrode 24a is formed.
후속 공정으로, TiN 하부전극(24a) 상에 유전막(26)과 상부전극(27)을 형성한다. 이때, 상부전극(27)은 폴리실리콘으로 형성하여 MIS(Metal Insulator Silicon) 구조의 캐패시터를 형성하거나, TiN과 같은 금속막으로 형성하여 MIM(Metal Insulator Metal) 구조의 캐패시터를 형성할 수 있다.In a subsequent process, the dielectric layer 26 and the upper electrode 27 are formed on the TiN lower electrode 24a. In this case, the upper electrode 27 may be formed of polysilicon to form a capacitor having a metal insulator silicon (MIS) structure, or may be formed of a metal film such as TiN to form a capacitor of a metal insulator metal (MIM) structure.
전술한 실시예에서는 실린더 형태의 TiN 하부전극에 대해 설명하였으나, 스토리지노드산화막을 제거하지 않는 콘케이브(Concave) 형태의 TiN 하부전극에도 적용 가능하다.In the above-described embodiment, the cylindrical TiN lower electrode has been described. However, the TiN lower electrode of the concave type, which does not remove the storage node oxide layer, may also be applied.
도 3은 본 발명의 실시예에 따라 SF6 가스를 이용하여 에치백하여 TiN 하부전극을 형성한 후의 결과를 나타낸 SEM(Secondary Electron Microscope) 사진으로서, TiN 하부전극의 상부가 뾰족하지 않고 완만하게 형성되고 있음을 알 수 있다.FIG. 3 is a SEM (Secondary Electron Microscope) photograph showing the result of forming a TiN lower electrode by etching back using SF 6 gas according to an embodiment of the present invention, wherein the upper portion of the TiN lower electrode is not sharply formed. It can be seen that.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 콘케이브 또는 실린더 형태의 TiN 하부전극을 형성하기 위한 에치백시 SF6 가스를 이용한 플라즈마식각방식을 이용하므로써 누설전류발생의 원인이 되는 TiN 하부전극의 상부 끝이 뾰족해지는 것을 방지하여 캐패시터의 전기적 특성을 향상시킬 수 있는 효과가 있다.The present invention described above prevents the upper end of the TiN lower electrode, which causes leakage current, by using a plasma etching method using SF 6 gas when etching back to form a concave or cylindrical TiN lower electrode. Therefore, there is an effect that can improve the electrical characteristics of the capacitor.
도 1a 내지 도 1c는 종래 기술에 따른 캐패시터의 제조 방법을 도시한 공정 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a capacitor according to the prior art.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 공정 단면도,2A to 2C are cross-sectional views illustrating a method of manufacturing a capacitor according to an embodiment of the present invention;
도 3은 본 발명의 실시예에 따라 SF6 가스를 이용하여 에치백하여 TiN 하부전극을 형성한 후의 결과를 나타낸 SEM 사진.Figure 3 is a SEM photograph showing the result after forming the TiN lower electrode by etching back using SF 6 gas according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
21 : 하부막 22 : 스토리지노드산화막21: lower layer 22: storage node oxide layer
23 : 스토리지노드홀 24 : TiN23: storage node hole 24: TiN
24a : TiN 하부전극 25 : 감광막 24a: TiN lower electrode 25: photosensitive film
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