KR20050060267A - Method for fabrication of triple gate having sonos structure - Google Patents
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Abstract
본 발명은복수의 게이트 절연막 구조를 한 칩에 구현할 수 있는 SONOS 구조의 트리플 게이트 게조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 SONOS 소자의 게이트 형성시, 전하를 저장하는 소자의 게이트 절연막은 ONO 구조를 갖도록 하고, 다른 소자 영역 내의 게이트 절연막은 ON 구조를 갖도록 하며, 또 다른 소자 영역 내의 게이트 절연막은 O 구조를 갖도록 함으로써, SONOS에서 복수의 게이트 절연막을 가능케한다. The present invention is to provide a triple gate grating method of the SONOS structure that can implement a plurality of gate insulating film structure in one chip, for this purpose, the present invention provides a gate insulating film of the device that stores the charge when the gate of the SONOS device is formed It has a structure, the gate insulating film in another device region has an ON structure, and the gate insulating film in another device region has an O structure, thereby enabling a plurality of gate insulating films in SONOS.
Description
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 트리플 게이트 절연막을 구비한 SONOS(Silicon Oxide Nitride Oxide Silicon) 소자 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a nonvolatile memory device, and more particularly, to a method of manufacturing a silicon oxide nitride oxide (SONOS) device having a triple gate insulating film.
반도체 메모리 중 최근에 가장 많이 연구되고 있는 것이 비휘발성 메모리인 SONOS 소자이다.Recently, the most researched semiconductor memory is a SONOS device which is a nonvolatile memory.
SONOS와 플래시(Flash) 메모리의 차이점은 구조적인 측면에서, 플래시 메모리에서는 플로팅 게이트(Floating gate)를 적용하여 이곳에 전하를 저장하는 반면, SONOS에서는 질화막에 전하를 저장시키게 된다.The difference between SONOS and Flash memory is that from a structural point of view, in flash memory, a floating gate is applied to store charge therein, while in SONOS, charge is stored in a nitride film.
플래시 메모리에서는 플로팅 게이트로 폴리실리콘을 사용하기 때문에 만약 이곳에 한개의 결함(Defect)이라도 존재한다면 전하의 리텐션 타임(Retention time)이 현저하게 떨어지는 반면, SONOS에서는 상술한 바와 같이 폴리실리콘 대신 질화막을 적용하기 때문에 공정상 결함에 그 민감성이 상대적으로 작아지게 되는 이점이 있다.In flash memory, polysilicon is used as the floating gate, so if any defect is present, the retention time of the charge drops significantly, whereas in SONOS, a nitride film is used instead of polysilicon as described above. The application has the advantage that the sensitivity to process defects is relatively small.
또한, 플래시 메모리에서 플로팅 게이트 하부에 약 70Å 이상의 두께를 갖는 터널 산화막(Tunnel oxide)을 적용하기 때문에 저전압 동작(Low voltage operation) 및 고속(High speed) 동작을 구현하는데 한계가 있다. 하지만, SONOS는 질화막 하부에 다이렉트 터널링 산화막(Direct tunneling oxide)을 적용하기 때문에 저전압, 저파워(Low power) 및 고속 동작의 메모리 소자의 구현이 가능하게 한다.In addition, since a tunnel oxide film having a thickness of about 70 GPa or more is applied to the lower portion of the floating gate in the flash memory, there is a limit in implementing low voltage operation and high speed operation. However, since SONOS applies a direct tunneling oxide under the nitride layer, it is possible to implement memory devices having low voltage, low power, and high speed operation.
도 1a 내지 도 1c는 종래기술에 따른 SONOS 구조를 갖는 트랜지스터 제조 공정을 도시한 단면도로서, 이를 참조하여 종래의 SONOS 공정을 살펴 본다.1A to 1C are cross-sectional views illustrating a transistor manufacturing process having a SONOS structure according to the prior art, and a conventional SONOS process will be described with reference thereto.
도 1a에 도시된 바와 같이, 소자 분리막 및 웰 등의 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(100) 상에 다이렉트 터널링 산화막(101)과 질화막(102)과 산화막(103) 및 게이트 전도막(104)을 차례로 증착한다. 산화막(103)은 화학기상증착(Chemical Vapor Deposition; 이하 CVD라 함) 방식을 이용하여 증착한다.As shown in FIG. 1A, a direct tunneling oxide film 101, a nitride film 102, an oxide film 103, and a gate conductive film (on a substrate 100 having various elements for forming semiconductor devices such as an isolation layer and a well) are formed. 104) is deposited one after the other. The oxide film 103 is deposited by using chemical vapor deposition (hereinafter, referred to as CVD).
이어서, 도 1b에 도시된 바와 같이, 게이트 전극 패턴 형성을 위한 마스크 패턴(도시하지 않음)을 형성한 후, 마스크 패턴을 식각마스크로 게이트 전도막(104)과 산화막(103)과 질화막(102)을 차례로 식각하여 게이트 전도막(104)/산화막(103)/질화막(102)/다이렉트 터널링 산화막(101)의 적층 구조를 갖는 게이트 전극 패턴을 형성한다. 마스크 패턴을 제거한 다음, 세정 및 재산화(Reoxidation) 공정을 실시한다.Subsequently, as shown in FIG. 1B, after forming a mask pattern (not shown) for forming the gate electrode pattern, the gate pattern 104, the oxide film 103, and the nitride film 102 are formed using the mask pattern as an etch mask. Is sequentially etched to form a gate electrode pattern having a laminated structure of the gate conductive film 104, the oxide film 103, the nitride film 102 and the direct tunneling oxide film 101. After the mask pattern is removed, a cleaning and reoxidation process is performed.
이어서, 도 1c에 도시된 바와 같이, 이온주입 공정을 실시하여 게이트 전극 패턴의 측면에 얼라인된 기판(100)에 소오스/드레인(105)을 형성한 후, 게이트 전극 측면에 스페이서(106)를 형성함으로써, SONOS 구조의 트랜지스터가 완성된다.Subsequently, as illustrated in FIG. 1C, an ion implantation process is performed to form the source / drain 105 on the substrate 100 aligned with the side of the gate electrode pattern, and then the spacer 106 is formed on the side of the gate electrode. By forming, the transistor of SONOS structure is completed.
전술한 SONOS 소자는 보통 하나 칩 내에 데이타를 저장하는 영역의 게이트 절연막은 ONO(Oxide Nitride Oxide) 구조로 형성하고, 로직 영역은 산화막의 단층 구조로 하여 듀얼 게이트 절연막(Dual gate dielectric)으로 만들어 지게 된다. 하지만, 최근에는 여러가지 소자들을 하나의 칩 내에 형성한 SOC(System On Chip)를 구현하기 위해서 많이 노력하고 있는데, 이런 SOC를 위해서는 복수의 게이트 절연막(Multiple gate dielectric)이 실현되어야 한다. 이런 복수의 게이트 절연막이 한칩 내에 실현되면 설계 및 소자의 마진뿐 아니라 다양한 제품 및 우수한 제룸을 제조할 수 있기 때문이다. In the above-described SONOS device, a gate insulating film of an area storing data in one chip is usually formed of an oxide Nitride Oxide (ONO) structure, and a logic region is formed of a dual gate insulating film of a single layer structure of an oxide film. . However, in recent years, many efforts have been made to implement SOC (System On Chip) in which various devices are formed in one chip. For this SOC, a plurality of gate dielectrics must be realized. If such a plurality of gate insulating films are realized in one chip, not only the design and device margins, but also various products and excellent germs can be manufactured.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 복수의 게이트 절연막 구조를 한 칩에 구현할 수 있는 SONOS 구조의 트리플 게이트 게조 방법을 제공하는데 그 목적이 있다. The present invention proposed to solve the problems of the prior art as described above, an object of the present invention is to provide a triple gate grating method of the SONOS structure that can implement a plurality of gate insulating film structure on one chip.
상기와 같은 문제점을 해결하기 위해 본 발명은, ONO(산화막/질화막/산화막) 구조의 게이트 절연막 구조를 갖는 게이트 전극이 형성될 제1영역과 ON(산화막/질화막) 구조의 게이트 전극이 형성될 제2영역 및 O(산화막) 구조의 게이트 전극이 형성될 제3영역을 구비하는 SONOS 구조의 듀얼 게이트 형성 방법에 있어서, 기판 상에 제1산화막과 질화막 및 제2산화막을 차례로 형성하는 단계; 상기 제2산화막 상에 상기 제1영역의 상기 제2산화막을 패터닝하기 위해 상기 제2영역을 오픈시키는 제1포토레지스트 패턴을 형성하는 단계; 상기 제1포토레지스트 패턴을 식각마스크로 상기 제2영역 및 상기 제2영역의 상기 제2산화막을 제거하여 상기 제1영역에만 상기 제2산화막이 남도록 패터닝하는 단계; 상기 제1포토레지스트 패턴을 제거하는 단계; 상기 제2산화막이 패터닝된 상부에 상기 제3영역의 상기 질화막을 제거하여 상기 재1산화막을 노출시키기 위한 제2포토레지스트 패턴을 형성하는 단계; 상기 제2토레지스트 패턴을 식각마스크로 상기 제3영역의 상기 질화막을 제거하여 상기 제1산화막을 오픈시키는 단계; 상기 제2포토레지스트 패턴을 제거하는 단계; 상기 제3영역의 상기 제1산화막이 오픈된 전면에 게이트 전도막을 형성하는 단계; 상기 게이트 전도막 상에 제3포토레지스트 패턴을 형성하는 단계; 및 상기 제3포토레지스트 패턴을 식각마스크로 상기 게이트 전도막과 상기 질화막을 선택적으로 식각하여, 상기 제1영역에서 상기 기판 상의 상기 제1산화막과, 상기 제1산화막 상의 상기 질화막과, 상기 질화막 상의 상기 제2산화막과, 상기 제2산화막 상의 게이트 전도막으로 이루어져 ONO 구조의 게이트 절연막을 갖는 게이트 전극 패턴을 형성하고, 상기 제2영역에서 상기 기판 상의 상기 제1산화막과, 상기 제1산화막 상의 상기 질화막과, 상기 질화막 상의 게이트 전도막으로 이루어져 ON 구조의 게이트 절연막을 갖는 게이트 전극을 형성하며, 상기 제3영역에서 상기 기판 상의 상기 제1산화막과, 상기 제1산화막 게이트 전도막으로 이루어져 O 구조의 게이트 절연막을 갖는 게이트 전극을 형성하는 단계를 포함하는 SONOS 구조의 트리플 게이트 형성 방법을 제공한다. In order to solve the above problems, the present invention provides a first region in which a gate electrode having a gate insulating film structure of an ONO (oxide film / nitride film) structure and a gate electrode of an ON (oxide film / nitride film) structure are formed. A method of forming a dual gate having a SONOS structure having a second region and a third region in which a gate electrode having an O (oxide) structure is to be formed, the method comprising: sequentially forming a first oxide film, a nitride film, and a second oxide film on a substrate; Forming a first photoresist pattern on the second oxide layer to open the second region to pattern the second oxide layer of the first region; Removing the second oxide layer in the second region and the second region by using the first photoresist pattern as an etch mask, and patterning the second oxide layer to remain only in the first region; Removing the first photoresist pattern; Forming a second photoresist pattern on the second patterned oxide layer to expose the second oxide layer by removing the nitride layer of the third region; Opening the first oxide layer by removing the nitride layer of the third region using the second toresist pattern as an etch mask; Removing the second photoresist pattern; Forming a gate conductive film on the entire surface of the third region in which the first oxide film is opened; Forming a third photoresist pattern on the gate conductive layer; And selectively etching the gate conductive layer and the nitride layer using the third photoresist pattern as an etch mask to form the first oxide layer on the substrate, the nitride layer on the first oxide layer, and the nitride layer on the first region. A gate electrode pattern formed of the second oxide film and the gate conductive film on the second oxide film, the gate electrode pattern having a gate insulating film having an ONO structure, wherein the first oxide film on the substrate and the first oxide film on the first oxide film A gate electrode having a gate insulating film having an ON structure formed of a nitride film and a gate conductive film formed on the nitride film, wherein the first oxide film and the first oxide film gate conductive film formed on the substrate are formed in the third region. A triple gate forming method of a SONOS structure comprising forming a gate electrode having a gate insulating film Provided.
본 발명은 SONOS 소자의 게이트 형성시, 전하를 저장하는 소자의 게이트 절연막은 ONO 구조를 갖도록 하고, 다른 소자 영역 내의 게이트 절연막은 ON 구조를 갖도록 하며, 또 다른 소자 영역 내의 게이트 절연막은 O 구조를 갖도록 함으로써, SONOS에서 복수의 게이트 절연막을 가능케한다. In the present invention, when the gate of the SONOS device is formed, the gate insulating film of the device for storing charges has an ONO structure, the gate insulating film in another device region has an ON structure, and the gate insulating film in another device region has an O structure. This enables a plurality of gate insulating films in SONOS.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can more easily implement the present invention.
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 복수의 게이트 절연막을 갖는 SONOS 구조의 트랜지스터 제조 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 SONOS 공정을 살펴 본다.2A through 2H are cross-sectional views illustrating a transistor manufacturing process of a SONOS structure having a plurality of gate insulating layers according to an exemplary embodiment of the present invention.
도 2a에 도시된 바와 같이, 기판(200)에 국부적으로 소자 분리막(201)을 형성한다. 소자 분리막(201)은 LOCOS 방식 또는 STI 방식을 적용한다. 이어서, 웰을 형성하는 바, 여기서는 웰 형성 공정을 생략한다. As shown in FIG. 2A, the device isolation layer 201 is locally formed on the substrate 200. The device isolation layer 201 uses a LOCOS method or an STI method. Subsequently, the well is formed, and the well forming step is omitted here.
한편, 'A' 영역은 단층의 산화막으로 이루어진 'O' 구조의 게이트 전극 형성 영역이고, 'B' 영역은 데이타 저장 영역으로서, 산화막/질화막/산화막의 'ONO' 구조의 게이트 전극 형성 영역이며, 'C' 영역은 질화막/산화막의 'NO' 구조의 게이트 전극 형성 영역이다.On the other hand, the 'A' region is a gate electrode formation region of an 'O' structure consisting of a single layer of oxide film, and the 'B' region is a data storage region, and is a gate electrode formation region of an 'ONO' structure of an oxide film / nitride film / oxide film, The 'C' region is a gate electrode formation region having a 'NO' structure of the nitride film / oxide film.
이어서, 기판(200) 상에 제1산화막(202)과 질화막(203)과 제2산화막(204)을 차례로 증착한다. Subsequently, the first oxide film 202, the nitride film 203, and the second oxide film 204 are sequentially deposited on the substrate 200.
제1산화막(202)은 열산화막 또는 증착 공정을 통해 SiO2인 실리콘 산화막을 적용할 수 있으며, 유전율이 3.9 이상인 절연막을 사용할 수도 있다. 또한, 100Å 이하의 두께로 증착하며, 제1산화막(203)은 SONOS 영역(B)에서는 다이렉트 터널링 산화막의 역할을 한다.As the first oxide film 202, a silicon oxide film of SiO 2 may be applied through a thermal oxide film or a deposition process, and an insulating film having a dielectric constant of 3.9 or more may be used. In addition, it is deposited to a thickness of 100 Å or less, the first oxide film 203 serves as a direct tunneling oxide film in the SONOS region (B).
질화막(203)은 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; 이하 PECVD라 함)방식, 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; 이하 LPCVD라 함) 또는 원자층 증착(Atomic Layer Deposition; 이하 ALD라 함)방식을 이용하여 증착할 수 있으며, 100Å 이하의 두께로 증착한다.The nitride film 203 may be formed by plasma enhanced chemical vapor deposition (PECVD), low pressure chemical vapor deposition (LPCVD), or atomic layer deposition (ALD). It can be deposited by the method), it is deposited to a thickness of less than 100Å.
제2산화막(204)은 CVD 방식을 이용하여 증착하며, SiO2의 유전율 3.9보다 높은 유전율을 가진 절연막을 이용할 수 있으며, 100Å 이하의 두께로 형성한다.The second oxide film 204 is deposited using a CVD method, An insulating film having a dielectric constant higher than the dielectric constant of 3.9 of SiO 2 can be used, and is formed to a thickness of 100 GPa or less.
이어서, 도 2b에 도시된 바와 같이, 제2산화막(204) 상에 SONOS 구조 형성을 위한 포토레지스트 패턴(205)을 형성하여 'A' 및 'C' 영역을 오픈시킨다.Subsequently, as shown in FIG. 2B, a photoresist pattern 205 for forming a SONOS structure is formed on the second oxide film 204 to open the 'A' and 'C' regions.
포토레지스트 패턴(205)은 'B' 영역에서 제2산화막(204)이 남도록 패터닝함으로써, 'B' 영역에 SONOS 구조의 트랜지스터를 형성하기 위한 것이다.The photoresist pattern 205 is patterned to form a SONOS structure transistor in the 'B' region by patterning the second oxide layer 204 to remain in the 'B' region.
이어서, 도 2c에 도시된 바와 같이, 포토레지스트 패턴(205)을 식각마스크로 제2산화막(204)을 선택적으로 식각하여 'B' 영역에서만 제2산화막(204)이 남도록 패터닝한 다음, 포토레지스트 패턴(205)을 제거한 후, 세정 공정을 실시한다.Subsequently, as shown in FIG. 2C, the second oxide layer 204 is selectively etched using the photoresist pattern 205 as an etch mask, and patterned so that the second oxide layer 204 remains only in the 'B' region. After the pattern 205 is removed, a cleaning process is performed.
제2산화막(204)을 식각할 때에는 건식 식각 방식 이외에 습식 식각 방식을 적용할 수 있으여, 이때 사용되는 케미컬은 HF 또는 BOE(Buffered Oxide Etchant) 등이 있다. When etching the second oxide layer 204, a wet etching method may be applied in addition to the dry etching method, and the chemicals used may include HF or BOE (Buffered Oxide Etchant).
이어서, 도 2d에 도시된 바와 같이, 제2산화막(204) 및 질화막(203) 상에 NO(또는 ON) 구조 형성을 위한 포토레지스트 패턴(206)을 형성하여 'O' 구조를 갖는 'A' 영역을 오픈시킨다.Subsequently, as illustrated in FIG. 2D, a photoresist pattern 206 for forming an NO (or ON) structure is formed on the second oxide film 204 and the nitride film 203 to form an 'A' having an 'O' structure. Open the area.
포토레지스트 패턴(206)은 'A' 영역에서의 질화막(203)만을 선택적으로 제거하여 'A' 영역에서 'O' 구조의 게이트 절연막을 형성하기 위한 것이다.The photoresist pattern 206 is to selectively remove only the nitride film 203 in the 'A' region to form a gate insulating film having an 'O' structure in the 'A' region.
이어서, 도 2e에 도시된 바와 같이, 포토레지스트 패턴(206)을 식각마스크로 'A' 영역의 질화막(203)을 선택적으로 식각하여 'A' 영역의 제1산화막(202)이 오픈되도록 패터닝한다.Subsequently, as illustrated in FIG. 2E, the nitride film 203 in the 'A' region is selectively etched using the photoresist pattern 206 as an etch mask to pattern the first oxide layer 202 in the 'A' region to open. .
이어서, 도 2f에 도시된 바와 같이, 포토레지스트 패턴(206)을 제거한 후, 세정 공정을 실시한다.Subsequently, as shown in FIG. 2F, the photoresist pattern 206 is removed and then a cleaning process is performed.
질화막(203)을 식각할 때에는 건식 식각 방식 이외에 습식 식각 방식을 적용할 수 있으여, 이때 사용되는 케미컬은 H3PO4 등이 있다.When the nitride film 203 is etched, a wet etching method may be applied in addition to the dry etching method, and the chemical used may include H 3 PO 4 .
이어서, 식각 공정에 의해 열악해진 제1산화막(202)과 질화막(203) 및 제2산화막(204)의 특성 향상을 위해 열처리 공정을 실시한다. 이 때, N2, O2, D2 및 D2O로 이루어진 그룹으로부터 선택된 어느 하나의 가스 분위기에서 실시하며, 600℃ ∼ 900℃의 온도 즉, 900℃ 이하의 온도에서 실시한다.Subsequently, a heat treatment process is performed to improve characteristics of the first oxide film 202, the nitride film 203, and the second oxide film 204, which are poor by the etching process. At this time, it is carried out in any one gas atmosphere selected from the group consisting of N 2 , O 2 , D 2 and D 2 O, and is carried out at a temperature of 600 ° C. to 900 ° C., that is, 900 ° C. or less.
열처리시에는 급속열처리(Rapid Thermal Process; 이하 RTP라 함) 또는 퍼니스(Furnace)를 이용한 열처리를 이용한다.In the heat treatment, a rapid thermal process (hereinafter referred to as RTP) or a furnace (Furnace) is used.
이어서, 도 2g에 도시된 바와 같이, 제2산화막(204)이 패터닝된 전면에 게이트 전도막(207)을 형성한다. 게이트 전도막(207)으로는 주로 폴리실리콘막을 사용한다.Subsequently, as illustrated in FIG. 2G, the gate conductive layer 207 is formed on the entire surface of the patterned second oxide layer 204. As the gate conductive film 207, a polysilicon film is mainly used.
이어서, 도 2h에 도시된 바와 같이, 게이트 전도막(207) 상에 게이트 전극 패턴 형성을 위한 마스크 패턴(도시하지 않음)을 형성한 후, 마스크 패턴을 식각마스크로 게이트 전도막(207)을 식각하여 'A' 영역에서는 제1산화막(202)과 게이트 전도막(207)이 적층된 'O' 구조의 게이트 전극(G1)을 형성하고, 'C' 영역에서는 제1산화막(202)과 질화막(203) 및 게이트 전도막(207)이 적층된 게이트 전극(G3)을 형성하며, 'B' 영역에서는 게이트 전도막(207)/제2산화막(204)/질화막(203)/제1산화막(202)의 적층 구조 즉, 'ONO' 구조의 게이트 전극(G2)을 형성한다. 마스크 패턴을 제거한 다음, 세정 및 재산화(Reoxidation) 공정을 실시한다.Subsequently, as shown in FIG. 2H, after forming a mask pattern (not shown) for forming the gate electrode pattern on the gate conductive layer 207, the gate conductive layer 207 is etched using the mask pattern as an etch mask. In the region 'A', a gate electrode G1 having an 'O' structure in which the first oxide layer 202 and the gate conductive layer 207 are stacked is formed. In the region 'C', the first oxide layer 202 and the nitride layer ( 203 and the gate conductive film 207 are stacked to form a gate electrode G3, and in the region 'B', the gate conductive film 207 / the second oxide film 204 / the nitride film 203 / the first oxide film 202 ), That is, the gate electrode G2 having an 'ONO' structure is formed. After the mask pattern is removed, a cleaning and reoxidation process is performed.
이어서, 이온주입 공정을 실시하여 게이트 전극 패턴의 측면에 얼라인된 기판(200)에 소오스/드레인(도시하지 않음)을 형성한 후, 게이트 전극 측면에 스페이서(208)를 형성함으로써, 각 영역에 트랜지스터가 완성된다.Subsequently, an ion implantation process is performed to form a source / drain (not shown) on the substrate 200 aligned with the side of the gate electrode pattern, and then a spacer 208 is formed on the side of the gate electrode to form a region. The transistor is complete.
전술한 일실시예에서는 각 영역의 트랜지스터(게이트, 전극)의 극성이 별도로 정의되지 않았으나, 각 영역의 게이트 전도막 증착 후 불순물을 도핑함으로써, 그 극성을 결정할 수 있다.In the above-described embodiment, the polarity of the transistors (gates and electrodes) in each region is not separately defined, but the polarity may be determined by doping impurities after the gate conductive layer is deposited in each region.
도 3은 본 발명의 다른 일실시예에 따른 복수의 게이트 절연막을 갖는 SONOS 구조의 트랜지스터를 도시한 단면도로서, 도 2h와 동일한 구성 요소에 대해서는 그 구체적인 설명을 생략한다.3 is a cross-sectional view illustrating a transistor of a SONOS structure having a plurality of gate insulating layers according to another exemplary embodiment of the present invention, and detailed description of the same components as those of FIG. 2H will be omitted.
도 3에서 도시된 'A' 영역은 NMOS 트랜지스터 형성 영역을 나타내고, 'B' 영역은 SONOS 구조의 NMOS 트랜지스터 형성 영역이며, 'C' 영역은 PMOS 트랜지스터 형성 영역이다. 따라서, 'A' 영역의 기판(200) 하부에는 N웰이 형성될 것이고, 'B' 및 'C' 영역의 기판(200) 하부에는 P웰이 형성될 것이다. The region 'A' shown in FIG. 3 represents an NMOS transistor formation region, the region 'B' is an NMOS transistor formation region of a SONOS structure, and the 'C' region is a PMOS transistor formation region. Therefore, N wells will be formed under the substrate 200 in the 'A' region, and P wells will be formed under the substrate 200 in the 'B' and 'C' regions.
각 게이트 전극이 전술한 바와 같은 극성르 갖도록 하기 위해서는 도 2g의 게이트 전도막(207) 증착 후, 이 들의 극성을 결정하기 위해 'A' 및 'B' 영역의 게이트 전도막(207)에는 N형 불순물을 도핑하며, 'C' 영역의 게이트 전도막(207)에는 P형 불순물을 도핑한다.In order to make each gate electrode have the same polarity as described above, after the gate conductive film 207 of FIG. 2G is deposited, in order to determine the polarity thereof, the gate conductive film 207 of the 'A' and 'B' regions is N-type. Dopants are doped, and the gate conductive layer 207 in the 'C' region is doped with P-type impurities.
N형 불순물은 P(포스포러스) 등의 5족 불순물을 사용하며, P형 불순물은 B(보론) 등의 3족 불순물을 사용한다. N-type impurities use Group 5 impurities such as P (phosphorus), and P-type impurities use Group 3 impurities such as B (boron).
전술한 바와 같이 이루어지는 본 발명은, 한 칩 내에서 데이타를 저장하는 소자의 게이트 절연막은 ONO 구조로, 로직 영역은 ON 및 O 구조로 형성할 수 있다. 이러한 트리플 게이트 절연막을 구비하는 SONOS 트랜지스터는 설계 및 소자의 마진뿐 아니라 다양한 SOC 제품을 제조할 수 있는 장점이 있으며, 또한, 목적에 맞게 ON 구조의 게이트 절연막에서 표면 채널 PMOS 트랜지스터를 쉽게 구현할 수 있음을 실시예를 통해 알아 보았다. According to the present invention made as described above, the gate insulating film of the device for storing data in one chip can be formed in the ONO structure, and the logic regions can be formed in the ON and O structures. The SONOS transistor having such a triple gate insulating film has the advantage of manufacturing a variety of SOC products as well as the design and margin of the device, and also can easily implement the surface channel PMOS transistor in the gate insulating film of the ON structure according to the purpose. It was found through the examples.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
전술한 본 발명은, SONOS 구조의 복수의 게이트 절연막 설계 및 소자의 마진을 높이며, 그 응용성을 높일 수 있어, 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.The present invention described above has the effect of increasing the design of a plurality of gate insulating films having a SONOS structure and increasing the margin of the device, and increasing the applicability thereof, thereby improving the reliability of the device.
도 1a 내지 도 1c는 종래기술에 따른 SONOS 구조를 갖는 트랜지스터 제조 공정을 도시한 단면도.1A-1C are cross-sectional views illustrating a transistor manufacturing process having a SONOS structure according to the prior art.
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 복수의 게이트 절연막을 갖는 SONOS 구조의 트랜지스터 제조 공정을 도시한 단면도.2A to 2H are cross-sectional views illustrating a transistor manufacturing process of a SONOS structure having a plurality of gate insulating layers according to an embodiment of the present invention.
도 3은 본 발명의 다른 일실시예에 따른 복수의 게이트 절연막을 갖는 SONOS 구조의 트랜지스터를 도시한 단면도. 3 is a cross-sectional view showing a transistor of a SONOS structure having a plurality of gate insulating films according to another embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
200 : 기판 201 : 소자 분리막200: substrate 201: device isolation film
202 : 제1산화막 203 : 질화막202: first oxide film 203: nitride film
204 : 제2산화막 207 : 게이트 전도막204: second oxide film 207: gate conductive film
208 : 스페이서 208: spacer
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| KR1020030091844A KR20050060267A (en) | 2003-12-16 | 2003-12-16 | Method for fabrication of triple gate having sonos structure |
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| KR1020030091844A KR20050060267A (en) | 2003-12-16 | 2003-12-16 | Method for fabrication of triple gate having sonos structure |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180021877A (en) | 2015-07-31 | 2018-03-05 | 가부시키가이샤 지씨 | Composition for bleaching teeth |
-
2003
- 2003-12-16 KR KR1020030091844A patent/KR20050060267A/en not_active Application Discontinuation
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