JP2005005516A - Semiconductor device and method of manufacturing same - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特にメモリ用の第1電界効果トランジスタを含む書き換え可能な不揮発性メモリセルと第2電界効果トランジスタを含む回路とを形成した半導体装置およびその製造方法に適用して有効な技術に関する。
【0002】
【従来の技術】
従来から同一の半導体チップ(半導体基板)上にメモリとこのメモリを駆動するための周辺回路およびロジック回路を混載した半導体装置がある。
【0003】
この半導体装置に形成されるメモリには、電源が入っているときだけ記憶し続ける揮発性メモリと、電源が切れても記憶を失わない不揮発性メモリとがあり、不揮発性メモリとしては、例えば電気的に情報の書き込み・消去が可能なEEPROM(Electrically Erasable Programmable Read Only Memory)がある。これら揮発性メモリや不揮発性メモリなどのメモリは、1ビットの情報を記憶するメモリセルを単位とし、このメモリセルが二次元状に多数配列された構成をしている。
【0004】
上記したEEPROMに含まれる不揮発性メモリセルの電界効果トランジスタは、半導体基板のチャネル形成領域上に、ゲート絶縁膜を介してフローティングゲート電極が設けられ、このフローティングゲート電極上に、層間絶縁膜を介してコントロールゲート電極が設けられた構成をしている。このような構成においては、フローティングゲート電極に電荷が蓄積されているか否かによって、コントロールゲート電極のしきい値電圧が変化する。そして、このしきい値電圧の変化を利用することにより、不揮発性メモリセルは、1ビットの情報を記憶している。
【0005】
フローティングゲート電極に蓄積された電荷の有無によって情報を記憶する不揮発性メモリセルの電界効果トランジスタでは、フローティングゲート電極に蓄積された電荷がコントロールゲート電極へリークすると、情報が消失してしまう。したがって情報の消失を防止するため、フローティングゲート電極とコントロールゲート電極との間に層間絶縁膜が設けられており、この層間絶縁膜は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順次積層した3層の積層膜(ONO膜)より形成されている。実際には、上層の酸化シリコン膜がその後の工程における洗浄などによって削られることを防止するため、上層の酸化シリコン膜上に保護膜として窒化シリコン膜を積層した4層の積層膜(ONON膜)が形成されている。
【0006】
半導体チップ上には、上記した不揮発性メモリセルの他に、不揮発性メモリセルを駆動するための周辺回路やロジック回路に含まれる電界効果トランジスタがあり、これらは例えば以下に示すようにして形成される。
【0007】
第1の方法として、不揮発性メモリセル形成領域に順次ゲート絶縁膜、導体膜(後の工程でフローティングゲート電極に加工される膜)および4層の積層膜(ONON膜)を形成し、その後、周辺回路やロジック回路の電界効果トランジスタのゲート絶縁膜を形成する方法がある。すなわち、4層の積層膜と、周辺回路およびロジック回路の電界効果トランジスタのゲート絶縁膜を別々の工程で形成する方法がある。
【0008】
第2の方法として、不揮発性メモリセルのゲート絶縁膜、フローティングゲート電極となる導体膜および導体膜上に3層の積層膜(ONO膜)を順次形成するが、3層目の酸化シリコン膜を形成する際に、周辺回路のゲート絶縁膜も同時に形成する方法がある(例えば、特許文献1参照)。
【0009】
【特許文献1】
特開平9−107086号公報(第6頁、図10〜図11)
【0010】
【発明が解決しようとする課題】
しかし、上記した第1の方法では、3層の積層膜(ONO膜)上に保護膜である窒化シリコン膜が形成されているため、この窒化シリコン膜の膜厚の分だけ、フローティングゲート電極とコントロールゲート電極間の容量値が減少してしまう。したがって、書き込み時におけるフローティングゲート電極の電圧が相対的に低くなってしまい、書き込み特性の向上を図ることが難しくなる問題点がある。また、4層の積層膜(ONON膜)を形成するため、製造工程数が多くなってしまう問題点がある。
【0011】
上記した第2の方法では、3層の積層膜(ONO膜)の上部の酸化シリコン膜は、CVD(Chemical Vapor Deposition)法によって形成され、周辺回路の電界効果トランジスタのゲート絶縁膜は、CVD法またはCVD法および熱酸化法とを組み合わせた方法により形成されている。したがって、周辺回路の電界効果トランジスタのゲート絶縁膜は、従来のように熱酸化法で形成したゲート絶縁膜に比べて絶縁耐性などの点で信頼性が劣る問題点がある。
【0012】
本発明の目的は、メモリ用の第1電界効果トランジスタを含む不揮発性メモリセルと第2電界効果トランジスタを含む回路とを半導体基板の異なる領域に形成された半導体装置、あるいは不揮発性メモリ用の第1電界効果トランジスタとマイコン用の第2電界効果トランジスタが同一半導体基板上に形成された半導体装置において、第1電界効果トランジスタの書き込み特性の向上を図るとともに、第2電界効果トランジスタのゲート絶縁膜の信頼性向上を図ることができる半導体装置を提供することにある。
【0013】
また、本発明の他の目的は、メモリ用の第1電界効果トランジスタを含む不揮発性メモリセルと第2電界効果トランジスタを含む回路とを半導体基板の異なる領域に形成する半導体装置の製造方法、あるいは不揮発性メモリ用の第1電界効果トランジスタとマイコン用の第2電界効果トランジスタを同一半導体基板上に形成する半導体装置の製造方法において、工程数の削減を図ることができるとともに信頼性向上を図った膜を形成できる半導体装置の製造方法を提供することにある。
【0014】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0015】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【0016】
本発明の半導体装置は、メモリ用の第1電界効果トランジスタを含む書き換え可能な不揮発性メモリセルと第2電界効果トランジスタを含む回路とを半導体基板上の異なる領域に形成した半導体装置であって、前記第1電界効果トランジスタは、(a)前記半導体基板上に形成された第1ゲート絶縁膜と、(b)前記第1ゲート絶縁膜上に形成されたフローティングゲート電極と、(c)前記フローティングゲート電極上に形成された第1絶縁膜と、(d)前記第1絶縁膜上に形成された第2絶縁膜と、(e)前記第2絶縁膜上に形成された第3絶縁膜と、(f)前記第3絶縁膜上に形成された第1ゲート電極とを有し、前記第2電界効果トランジスタは、(g)前記半導体基板上に形成された第2ゲート絶縁膜と、(h)前記第2ゲート絶縁膜上に形成された第2ゲート電極とを有し、前記第3絶縁膜と前記第2ゲート絶縁膜とは、大気圧より圧力を減少させた状態で、水素ガスと酸素ガスとを前記半導体基板上で反応させることにより形成されたことを特徴とするものである。
【0017】
また、本発明の半導体装置の製造方法は、メモリ用の第1電界効果トランジスタを含む書き換え可能な不揮発性メモリセルと、第2電界効果トランジスタを含む回路とを半導体基板の異なる領域に形成する半導体装置の製造方法であって、(a)前記半導体基板上に前記第1電界効果トランジスタの第1ゲート絶縁膜を形成する工程と、(b)前記第1ゲート絶縁膜上に第1導体膜を形成する工程と、(c)前記第1導体膜上に第1絶縁膜を形成する工程と、(d)前記第1絶縁膜上に第2絶縁膜を形成する工程と、(e)前記第2絶縁膜上にパターニングしたレジスト膜を形成する工程と、(f)前記レジスト膜をマスクとしたエッチングにより、前記不揮発性メモリセルの形成領域にだけ前記第1導体膜、第1絶縁膜および第2絶縁膜を残す工程と、(g)前記不揮発性メモリセルの形成領域に形成されている前記第1ゲート絶縁膜だけを残して、前記半導体基板上に形成した前記第1ゲート絶縁膜を除去する工程と、(h)前記第2絶縁膜上に第3絶縁膜を形成するとともに前記半導体基板上に前記第2電界効果トランジスタの第2ゲート絶縁膜を形成する工程とを備え、前記(h)工程は、大気圧より圧力を減少させた状態で、水素ガスと酸素ガスとを前記半導体基板上で反応させることにより、前記第3絶縁膜および前記第2ゲート絶縁膜を形成することを特徴とするものである。
【0018】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【0019】
本実施の形態は、書き換え可能な不揮発性メモリとロジック回路とを半導体チップ上に混載した半導体装置に本発明を適用したものである。すなわち、本実施の形態は、ロジック回路、書き換え可能な不揮発性メモリセルおよびこの不揮発性メモリセルを駆動する周辺回路とを備える半導体装置に本発明を適用したものである。
【0020】
図1は、半導体基板(半導体チップ)1上の異なる領域に形成されたMISトランジスタ(第2電界効果トランジスタ)Q1〜Q3、電界効果トランジスタ(第1電界効果トランジスタ)Q4および配線の一部を示した断面図である。図1において、半導体基板1上の左側の領域から順に1.8V系MIS(Metal Insulator Semiconductor)トランジスタ形成領域、3.3V系MISトランジスタ形成領域、HV(High Voltage)系MISトランジスタ形成領域を示しており、一番右側の領域が書き換え可能な不揮発性メモリセル形成領域を示している。
【0021】
つまり、図1においては、一番左側の領域に形成されるMISトランジスタQ1が最も低電力で高速に動作するMISトランジスタであり、右側の領域にいくにつれて動作電圧が高く高耐圧のMISトランジスタが形成され、最も右側には不揮発性メモリセルが形成されるようになっている。
【0022】
半導体基板1の各領域には、素子を分離する素子分離領域2が形成されており、素子分離領域2によって分離されたそれぞれの活性領域には、p型ウェル3、4、5、6が形成されている。すなわち、1.8V系MISトランジスタ形成領域にはp型ウェル3が形成され、3.3V系MISトランジスタ形成領域にはp型ウェル4が形成されている。同様に、HV系MISトランジスタ形成領域にはp型ウェル5が形成され、不揮発性メモリセル形成領域にはp型ウェル6が形成されている。
【0023】
次に、p型ウェル3上には低耐圧で高速に動作する1.8V系のMISトランジスタQ1が形成されており、p型ウェル4上には、MISトランジスタQ1よりも高耐圧な3.3V系のMISトランジスタQ2が形成されている。同様に、p型ウェル5上には、3.3V系のMISトランジスタQ2より高耐圧なHV(例えば5Vなど)系のMISトランジスタQ3が形成されており、p型ウェル6上には、電界効果トランジスタQ4が形成されている。
【0024】
半導体基板1上には、不揮発性メモリと並設されたマイコンを構成する回路、ロジック回路、不揮発性メモリセルおよび不揮発性メモリセルを駆動する周辺回路などが形成されるが、数値計算、論理演算、比較・判断などの処理をするロジック回路やマイコンを構成する回路には、例えば上記したMISトランジスタQ1〜Q3が含まれている。すなわち、ロジック回路やマイコンを構成する回路は、動作電圧の相対的に低い約1.8V系のMISトランジスタQ1から相対的に高耐圧なHV系のMISトランジスタQ3まで幅広いトランジスタが使用されている。
【0025】
不揮発性メモリセルを駆動する周辺回路としては、例えば電源電圧からその数倍の電圧を生成する昇圧回路、昇圧用クロック回路、電圧クランプ回路、不揮発性メモリセルアレイの行や列を選択するカラムデコーダやロウデコーダ、カラムラッチ回路、WELL制御回路などがあり、これらの回路は、相対的に高耐圧なHV系のMISトランジスタQ3から構成されている。
【0026】
不揮発性メモリセルには、電界効果トランジスタQ4が形成されており、半導体基板1上にはこの不揮発性メモリセルを2次元上に配置した不揮発性メモリセルアレイが形成されている。
【0027】
次に、図1に示すMISトランジスタQ1〜Q3および電界効果トランジスタQ4の構成について説明する。
【0028】
まず、MISトランジスタQ1は、以下に示す構成をしている。すなわち、半導体基板1内に形成されたp型ウェル3上に、ゲート絶縁膜(第2ゲート絶縁膜)13cが形成されており、このゲート絶縁膜13c上にゲート電極(第2ゲート電極)21が形成されている。このゲート電極21は、例えばポリシリコン膜19と低抵抗化を図るためポリシリコン膜19上に形成されたコバルトシリサイド膜43より形成されている。なお、低抵抗化のためポリシリコン膜19上に形成される膜は、コバルトシリサイド膜43に限定されず、例えばチタンシリサイド膜やニッケルシリサイド膜であってもよい。
【0029】
ゲート絶縁膜13cは、ISSG酸化(In−Situ Steam Generated Oxidation)法を使用して形成された、厚さ約4.2nmの酸化シリコン膜である。ISSG酸化法については、後述する製造方法で述べるが、簡単にいうと大気圧より減圧しながら半導体基板1を加熱した状態で、水素ガスと酸素ガスとを半導体基板1上で反応させることにより、酸化シリコン膜を形成する方法である。
【0030】
ISSG酸化法によれば、水素の還元作用により信頼性の高い膜を形成することができる。つまり、絶縁耐性に優れ、TDDB(Time Dependent Dielectric Breakdown)寿命の長い膜を形成することができる。なお、ゲート絶縁膜が厚さ約4.2nmと薄いのは、低耐圧で高速性を有するトランジスタを形成するためである。
【0031】
ゲート電極21の側壁には、MISトランジスタQ1のソース領域およびドレイン領域をLDD(Lightly Doped Drain)構造にするため、サイドウォール34が形成されており、このサイドウォール34下のp型ウェル3内には、半導体領域である低濃度n型不純物拡散領域26、27が形成されている。低濃度n型不純物拡散領域26、27の外側には、半導体領域である高濃度n型不純物拡散領域35、36が形成されており、上部には低抵抗化を図るためコバルトシリサイド膜43が形成されている。
【0032】
そして、低濃度n型不純物拡散領域26、高濃度n型不純物拡散領域35およびコバルトシリサイド膜43によりMISトランジスタQ1のソース領域が形成され、低濃度n型不純物拡散領域27、高濃度n型不純物拡散領域36およびコバルトシリサイド膜43により、MISトランジスタQ1のドレイン領域が形成される。
【0033】
次に、MISトランジスタQ2の構成について説明する。MISトランジスタQ2の構成は、MISトランジスタQ1の構成とほぼ同様であり、大きく異なる点は、ゲート絶縁膜の膜厚である。
【0034】
図1において、MISトランジスタQ2は、まず半導体基板1内のp型ウェル4上に形成されたゲート絶縁膜(第2ゲート絶縁膜)17と、このゲート絶縁膜17上に形成されたゲート電極(第2ゲート電極)22とを有している。このゲート電極22は、ポリシリコン膜19と低抵抗化を図るためにポリシリコン膜19上に形成されたコバルトシリサイド膜43より形成されている。
【0035】
ゲート絶縁膜17は、ISSG酸化法を使用した酸化シリコン膜より形成され、その膜厚は、約8nmである。MISトランジスタQ1の構成で説明したように、ISSG酸化法によって形成された酸化膜は信頼性の高い膜であるため、MISトランジスタQ2においても、ゲート絶縁膜17の絶縁耐性の向上、言い換えればTDDB寿命の向上を図ることができる。なお、ゲート絶縁膜17の膜厚が、MISトランジスタQ1のゲート絶縁膜13cの膜厚に比べて厚いのは、MISトランジスタQ1の動作電圧が約1.8Vなのに対して、MISトランジスタQ2の動作電圧が約3.3Vであるからである。すなわち、MISトランジスタQ2は、MISトランジスタQ1に比べて相対的に高耐圧を必要とするからである。
【0036】
さらに、MISトランジスタQ2は、ゲート電極22の側壁に形成されたサイドウォール34、このサイドウォール34下のp型ウェル4内に形成された、半導体領域である低濃度n型不純物拡散領域28、29、および半導体領域である高濃度n型不純物拡散領域37、38を有しており、高濃度n型不純物拡散領域37、38の上部には、低抵抗化を図るためコバルトシリサイド膜43が形成されている。
【0037】
そして、低濃度n型不純物拡散領域28、高濃度n型不純物拡散領域37およびコバルトシリサイド膜43によりMISトランジスタQ2のソース領域が形成され、低濃度n型不純物拡散領域29、高濃度n型不純物拡散領域38およびコバルトシリサイド膜43により、MISトランジスタQ2のドレイン領域が形成される。
【0038】
次に、MISトランジスタQ3の構成について説明する。MISトランジスタQ3の構成は、MISトランジスタQ1、Q2の構成とほぼ同様であり、大きく異なる点は、ゲート絶縁膜の膜厚である。
【0039】
図1において、MISトランジスタQ3は、半導体基板1内のp型ウェル5上に形成されたゲート絶縁膜(第2ゲート絶縁膜)18、ゲート絶縁膜18上に形成されたゲート電極(第2ゲート電極)23を有している。ゲート電極23は、ポリシリコン膜19と低抵抗化のためポリシリコン膜19上に形成されたコバルトシリサイド膜43より形成されている。
【0040】
ゲート絶縁膜18は、ISSG酸化法を使用した酸化シリコン膜より形成されており、その膜厚は約19nmである。上記したようにISSG酸化法を使用して形成された酸化シリコン膜は、高い信頼性のおける膜であるため、ゲート絶縁膜18の絶縁耐性の向上、すなわちTDDB寿命の向上を図ることができる。なお、ゲート絶縁膜18の膜厚がMISトランジスタQ1、Q2よりも厚いのは、MISトランジスタQ3の動作電圧が、MISトランジスタQ1、Q2よりも高く、相対的に高耐圧を必要とするからである。
【0041】
さらに、MISトランジスタQ3は、ゲート電極23の側壁に形成されたサイドウォール34、半導体領域である低濃度n型不純物拡散領域30、31、および半導体領域である高濃度n型不純物拡散領域39、40を有しており、高濃度n型不純物拡散領域39、40の上部には、低抵抗化を図るためコバルトシリサイド膜43が形成されている。
【0042】
そして、低濃度n型不純物拡散領域30、高濃度n型不純物拡散領域39およびコバルトシリサイド膜43によりMISトランジスタQ3のソース領域が形成され、低濃度n型不純物拡散領域31、高濃度n型不純物拡散領域40およびコバルトシリサイド膜43により、MISトランジスタQ3のドレイン領域が形成される。
【0043】
次に、電界効果トランジスタQ4の構成について説明する。図1において、電界効果トランジスタQ4は、以下に示す構成をしている。すなわち、半導体基板1のp型ウェル6上にゲート絶縁膜(第1ゲート絶縁膜)7が形成され、このゲート絶縁膜7上に電荷を蓄積するためのフローティングゲート電極25が形成されている。
【0044】
フローティングゲート電極25上には、順次酸化シリコン膜(第1絶縁膜)9、窒化シリコン膜(第2絶縁膜)10、酸化シリコン膜(第3絶縁膜)14よりなる積層膜(ONO膜)が形成され、この酸化シリコン膜14上には、コントロールゲート電極(第1ゲート電極)24が形成されている。コントロールゲート電極24は、ポリシリコン膜19と低抵抗化を図るためポリシリコン膜19上に形成されたコバルトシリサイド膜43より形成されている。
【0045】
フローティングゲート電極25、酸化シリコン膜9、窒化シリコン膜10、酸化シリコン膜14およびコントロールゲート電極24の側壁には、サイドウォール34が形成され、サイドウォール34下のp型ウェル6内には、半導体領域として低濃度n型不純物拡散領域32、33が形成されている。
【0046】
低濃度n型不純物拡散領域32、33の外側には、半導体領域である高濃度n型不純物拡散領域41、42が形成されており、この高濃度n型不純物拡散領域41、42上には、低抵抗化を図るためにコバルトシリサイド膜43が形成されている。そして、低濃度n型不純物拡散領域32、高濃度n型不純物拡散領域41およびコバルトシリサイド膜43よりソース領域が形成され、低濃度n型不純物拡散領域33、高濃度n型不純物拡散領域42およびコバルトシリサイド膜43よりドレイン領域が形成されている。
【0047】
上記のように構成された電界効果トランジスタQ4において、ゲート絶縁膜7は、例えば酸化シリコン膜より形成されており、通常の機能の他にトンネル絶縁膜としての機能も有する。例えば、電界効果トランジスタQ4は、半導体基板1からこのゲート絶縁膜7を介してフローティングゲート電極25へ電子を注入したり、フローティングゲート電極25に蓄積した電子を半導体基板1へ放出したりしてデータの記憶や消去を行なう。したがって、データの記憶や消去をする場合に、ゲート絶縁膜7はトンネル絶縁膜として機能することがわかる。
【0048】
フローティングゲート電極25は、データ記憶に寄与する電荷を蓄積するために設けられたものであり、例えばポリシリコン膜より形成されている。このフローティングゲート電極25に電荷が蓄積されているか否かによって、チャネルが形成される電圧、すなわちしきい値電圧が変化する。電界効果トランジスタQ4は、このしきい値電圧が変化することを利用して、1ビットの情報を記憶している。
【0049】
酸化シリコン膜9、窒化シリコン膜10および酸化シリコン膜14は、フローティングゲート電極25に蓄積された電荷がコントロールゲート電極24にリークすることを防止する機能を有する。したがって、これらの膜には、優れた絶縁耐性を有することが要求される。
【0050】
また、酸化シリコン膜9、窒化シリコン膜10および酸化シリコン膜14を合わせた膜の膜厚は、絶縁耐性を低下させない範囲でなるべく薄くすることが望ましい。膜厚が厚いとコントロールゲート電極24とフローティングゲート電極25間の容量が減少し、コントロールゲート電極24に書き込み電圧を印加した場合にフローティングゲート電極25の電位が相対的に低くなるからである。すなわち、書き込み動作時には、例えば半導体基板1にあるソース領域からフローティングゲート電極25へ電子を注入するが、この際フローティングゲート電極25の電位が半導体基板1に比べて高いほど、フローティングゲート電極25への注入がされ易くなるとともに電子が注入されるスピードが向上するからである。このように、書き込み特性の向上および書き込みスピードの向上を図る観点からは、酸化シリコン膜9、窒化シリコン膜10および酸化シリコン膜14を合わせた膜の膜厚は薄いほうが望ましい。実際の酸化シリコン膜9の膜厚は、例えば約6.5nmであり、窒化シリコン膜10の膜厚は、例えば約6.8nmである。また、酸化シリコン膜14の膜厚は、例えば約5.0nmである。
【0051】
上記した酸化シリコン膜9は、例えば熱酸化法やCVD(Chemical Vapor Deposition)法を使用して形成され、窒化シリコン膜10は、例えばCVD法より形成されている。一方、窒化シリコン膜10上に形成されている酸化シリコン膜14は、ISSG酸化法によって形成されている。
【0052】
窒化シリコン膜10は、耐酸化性を有するため、熱酸化法を使用して窒化シリコン膜10上に酸化シリコン膜を形成することはできない。このため、通常は、CVD法を使用して窒化シリコン膜10上に酸化シリコン膜が形成される。
【0053】
上記した窒化シリコン膜10の表面はかなり粗くなっているとともに欠陥が存在するが、CVD法を使用した酸化シリコン膜の形成ではこの状態を改善できないとともに、酸化シリコン膜の膜質の信頼性も良いとはいえない。したがって、現状ではフローティングゲート電極25からコントロールゲート電極24へのリーク電流の防止を充分に達成できているとは言えない。
【0054】
そこで、本実施の形態における半導体装置では、ISSG酸化法を使用して窒化シリコン膜10上に酸化シリコン膜14を形成している。ISSG酸化法とは前述したように、大気圧より圧力を減圧しながら半導体基板1を加熱した状態で、水素ガスと酸素ガスとを半導体基板1上で反応させて酸化シリコン膜14を形成する方法である。このISSG酸化法によれば、窒化シリコン膜10を強烈に酸化することができ、窒化シリコン膜10の表面の凹凸および欠陥を回復しながら信頼性のある酸化シリコン膜14を形成することができる。ここで、ISSG酸化法で形成される酸化シリコン膜14は、後述する製造方法で述べるようにMISトランジスタQ1〜Q3のゲート絶縁膜13c、17、18を形成する過程で形成される。
【0055】
以下に、ISSG酸化法によれば窒化シリコン膜10を強烈に酸化できることを図2、図3を使用して説明する。
【0056】
図2は、シリコン上に酸化シリコン膜を形成する場合と窒化シリコン膜上に酸化シリコン膜を形成する場合における酸化シリコン膜の膜厚(酸化量)の変化を示したグラフである。図2において、横軸は、シリコン上に形成された酸化シリコン膜の膜厚(Si酸化量)(nm)を示しており、縦軸は、窒化シリコン膜上に形成された酸化シリコン膜の膜厚(SiN酸化量)(nm)を示している。
【0057】
図2中の三角印は、通常のスチーム酸化法により、シリコン上および窒化シリコン膜上に酸化シリコン膜を形成した場合を示しており、菱形印は、ISSG酸化法により、シリコン上と、約4.3nmの酸化シリコン膜を形成した窒化シリコン膜上とに酸化シリコン膜を形成した場合を示している。また、四角印は、ISSG酸化法により、シリコン上および窒化シリコン膜上に酸化シリコン膜を形成した場合を示している。
【0058】
図2に示すように、通常のスチーム酸化法(三角印)では、シリコン上には酸化シリコン膜が形成されるが、窒化シリコン膜上には、酸化シリコン膜がほとんど形成されず、窒化シリコン膜が耐酸化性を有していることがわかる。具体的には、シリコン上に膜厚が約7.7nmの酸化シリコン膜が形成されている一方、窒化シリコン膜上には、膜厚が約0.5nmの酸化シリコン膜しか形成されていない。
【0059】
次に、ISSG酸化法を使用した場合(四角印)は、シリコン上に酸化シリコン膜が形成されるとともに窒化シリコン膜上にも酸化シリコン膜が形成されていることがわかる。そして、シリコン上に形成される酸化シリコン膜の膜厚が増加するとともに窒化シリコン膜上に形成される酸化シリコン膜の膜厚も増加し、これらの間には、所定の線形関係があることがわかる。具体的には、シリコン上の酸化シリコン膜の膜厚が、約2.9nmのとき、窒化シリコン膜上の酸化シリコン膜の膜厚が約1.7nmである。そして、シリコン上の酸化シリコン膜の膜厚が約17nmに増加すると、窒化シリコン膜上の酸化シリコン膜の膜厚も増加して約11nmになっていることがわかる。したがって、ISSG酸化法によれば、通常のスチーム酸化法と異なり、窒化シリコン膜上に酸化シリコン膜を充分に形成することができることがわかる。
【0060】
次に、シリコン上と約4.3nmの酸化シリコン膜を形成した窒化シリコン膜上にISSG酸化法を使用して酸化シリコン膜を形成する場合(菱形印)も同様に、シリコン上に酸化シリコン膜が形成されるとともに窒化シリコン膜上にも酸化シリコン膜が形成されていることがわかる。ただし、最初から約4.3nmの酸化シリコン膜を形成した窒化シリコン膜よりも、最初は何も形成されていない窒化シリコン膜の方が、形成される酸化シリコン膜の膜厚が厚くなっている。
【0061】
次に、図3は、窒化シリコン膜上に酸化シリコン膜を形成する場合における窒化シリコン膜の被浸食量と、シリコン上に形成される酸化シリコン膜の膜厚(Si酸化量)との関係を示したグラフである。
【0062】
図3において、横軸は、シリコン上に形成される酸化シリコン膜の膜厚(Si酸化量)(nm)を示しており、縦軸は、窒化シリコン膜上に酸化シリコン膜を形成する場合における窒化シリコン膜の被浸食量(nm)を示したものである。縦軸の数字は、窒化シリコン膜の被浸食量を示しており、下に行くほど被浸食量が大きくなっていることを示している。なお、図2と図3の横軸は共通している。また、図3中の三角印、四角印、菱形印のプロットは、図2と同様の条件を示している。
【0063】
通常のスチーム酸化法の場合(三角印)、シリコン上に酸化シリコン膜が形成されるが、窒化シリコン膜上には、ほとんど酸化シリコン膜が形成されない(図2参照)。したがって、図3を見てわかるように、窒化シリコン膜の被浸食量もほとんどないことがわかる。具体的には、シリコン上に約7.8nmの膜厚の酸化シリコン膜が形成されているのに対し、窒化シリコン膜上には、約0.5nmの酸化シリコン膜しか形成されず、窒化シリコン膜の浸食量も約0.5nm程度であることがわかる。
【0064】
次に、図2の横軸と図3の横軸は共通しているため、図2の縦軸と図3の縦軸の関係について説明する。すなわち、窒化シリコン膜上に形成される酸化シリコン膜の膜厚(図2の縦軸)と窒化シリコン膜の被浸食量(図3の縦軸)との関係について説明する。
【0065】
窒化シリコン膜上にISSG酸化法を使用して酸化シリコン膜を形成する場合(四角印)、窒化シリコン膜上に形成される酸化シリコン膜の膜厚が厚くなればなるほど、窒化シリコン膜の被浸食量も増加するという所定の線形関係があることがわかる。具体的に説明すると、窒化シリコン膜上に約1.8nmの酸化シリコン膜が形成された場合(図2の縦軸参照)、この窒化シリコン膜の被浸食量は、約1.2nmとなる(図3の縦軸参照)。そして、窒化シリコン膜上に約11nmの膜厚の酸化シリコン膜が形成されると、窒化シリコン膜の被浸食量は約7nmにもなっている。したがって、約11nmの膜厚の酸化シリコン膜は、窒化シリコン膜を浸食した約7nmの膜厚の酸化シリコン膜と窒化シリコン膜上に堆積した約4nmの膜厚の酸化シリコン膜より形成されていることがわかる。
【0066】
このことから、ISSG酸化法で形成される酸化シリコン膜は、下地である窒化シリコン膜を浸食しつつ堆積するものであることがわかる。このため、ISSG酸化法によれば、窒化シリコン膜の表面の凹凸を浸食してなだらかにしつつ、窒化シリコン膜に存在する欠陥を回復することができる。
【0067】
同様に、最初から約4.3nmの酸化シリコン膜を形成した窒化シリコン膜上にISSG酸化法を使用して酸化シリコン膜を形成する場合(菱形印)も、窒化シリコン膜上に形成される酸化シリコン膜の膜厚が厚くなればなるほど、窒化シリコン膜の被浸食量も増加することがわかる。
【0068】
次に、本実施の形態における半導体装置の製造方法について説明する。
【0069】
まず、図4に示すように、例えば単結晶シリコンにp型不純物を導入した半導体基板1を用意する。p型不純物としては、例えばボロンやフッ化ボロンなどがある。次に、この半導体基板1の主面の各領域に素子分離領域2を形成する。すなわち、1.8V系MISトランジスタ形成領域、3.3V系MISトランジスタ形成領域、HV系MISトランジスタ形成領域および不揮発性メモリセル形成領域にそれぞれ素子分離領域2を形成する。
【0070】
素子分離領域2は、各素子が互いに干渉などの悪影響を及ぼしあわないように電気的に分離するために設けられ、例えばLOCOS(Local Oxidization Of Silicon)法やSTI(Shallow Trench Isolation)法によって形成することができる。図4では、半導体基板1の主面に浅い溝を掘り、この溝に例えば酸化シリコン膜を埋め込むSTI法によって形成された素子分離領域2を示している。STI法によれば、LOCOS法に比べて分離幅を狭くできるとともに素子分離領域2の深さを深くできるので、素子の高集積化を図ることができる。
【0071】
次に、素子分離領域2で分離された半導体基板1の活性領域にp型ウェル3、4、5、6を形成する。p型ウェル3〜6は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、半導体基板1の活性領域にp型不純物であるボロンやフッ化ボロンなどを導入することによって形成される。なお、導入したボロンやフッ化ボロンを活性化するため、導入後には熱処理が行われる。
【0072】
続いて、図5に示すように、半導体基板1の主面(素子形成面)の全面にゲート絶縁膜(第1ゲート絶縁膜)7を形成する。ゲート絶縁膜7は、例えば酸化シリコン膜よりなり、例えば熱酸化法によって形成することができる。
【0073】
そして、このゲート絶縁膜7上に導体膜であるポリシリコン膜(第1導体膜)8を形成する。ポリシリコン膜8は、例えばシランガスを窒素ガス中で熱分解させてポリシリコン膜8を堆積させるCVD法を使用することができる。
【0074】
次に、ポリシリコン膜8上に酸化シリコン膜(第1絶縁膜)9を形成する。酸化シリコン膜9は、例えば熱酸化法あるいはシランガスと酸素ガスを使用したCVD法によって形成することができ、その膜厚は例えば約6.5nmである。続いて、酸化シリコン膜9上に窒化シリコン膜(第2絶縁膜)10を形成する。窒化シリコン膜10は、例えばシランガスとアンモニアガスとを気相で反応させるCVD法を使用して形成することができる。そして、窒化シリコン膜10を形成した後にはアニール(やきしめ)が行なわれ、窒化シリコン膜10上に薄い酸化シリコン膜11が形成される。このアニールは、窒化シリコン膜10内に生じたピンホールなどの欠陥を無くす目的で行なわれる。
【0075】
続いて、薄い酸化シリコン膜11上に感光性のレジスト膜12を塗布した後、露光・現像を行い、パターニングする。パターニングは、不揮発性メモリセル形成領域にだけレジスト膜12が残るように行なわれる。すなわち、1.8V系MISトランジスタ形成領域、3.3V系MISトランジスタ形成領域およびHV系MISトランジスタ形成領域上に形成されているレジスト膜12は、除去される。
【0076】
次に、図6に示すように、パターニングしたレジスト膜12をマスクとしたエッチングにより、1.8V系MISトランジスタ形成領域、3.3V系MISトランジスタ形成領域およびHV系MISトランジスタ形成領域上に形成されている薄い酸化シリコン膜11、窒化シリコン膜10、酸化シリコン膜9およびポリシリコン膜8を除去する。
【0077】
続いて、パターニングしたレジスト膜12を除去した後、図7に示すように、1.8V系MISトランジスタ形成領域、3.3V系MISトランジスタ形成領域およびHV系MISトランジスタ形成領域に形成されているゲート絶縁膜7を除去する。ゲート絶縁膜7の除去には、例えばバッファードフッ酸溶液が用いられる。このバッファードフッ酸溶液は、フッ酸、フッ化アンモニウムおよび純水よりなる混合溶液である。なお、ゲート絶縁膜7の除去の際には、不揮発性メモリセル形成領域の窒化シリコン膜10上に形成されていた酸化シリコン膜11も除去される。
【0078】
上記した処理がなされた半導体基板1は、次にISSG酸化法を実施するため、図8に示すような加熱装置に搬入される。
【0079】
図8は、加熱装置の処理室100の概略構成を示した部分断面図である。図8において、加熱装置の処理室100は、ステージ101、ランプアセンブリ102、ガスを導入する導入口103aおよびガスを排気する排気口103bを有している。
【0080】
ステージ101は、外部から搬入した半導体基板1を配置するためのものである。また、ランプアセンブリ102は、ステージ101上に配置された半導体基板1を加熱できるように構成され、複数のランプ102aより構成されている。
【0081】
導入口103aは、水素ガスおよび酸素ガスを処理室100内に導入するためのものであり、排気口103bは、反応ガスなどを排気するためのものである。
【0082】
以下に上記した処理室100において、半導体基板1に酸化膜を形成する工程について説明する。
【0083】
上記のように構成された処理室100へ半導体基板1が搬入され、ステージ101上に配置される。半導体基板1の温度は、複数のランプ102aによって例えば約950℃〜1100℃に加熱される。続いて、導入口103aより水素ガスと酸素ガスとを処理室100内へ導入する。このとき、処理室100の圧力は、例えば約10×133.3Paに設定される。導入された水素ガスと酸素ガスは、半導体基板1上で反応し、図9に示すように半導体基板1上に酸化シリコン膜よりなるゲート絶縁膜13aおよび酸化シリコン膜(第3絶縁膜)14が形成される。ここで、処理室100へ導入される水素ガスと酸素ガスとの混合比は、例えば水素ガスの割合が2%〜33%に対して酸素ガスの割合が98%〜67%である。
【0084】
このようにISSG酸化法によれば、同一の工程で1.8V系MISトランジスタ形成領域、3.3V系MISトランジスタ形成領域およびHV系MISトランジスタ形成領域上にゲート絶縁膜13aを形成し、不揮発性メモリセル形成領域の窒化シリコン膜10上に酸化シリコン膜14を形成できる。このように同一工程でゲート絶縁膜13aと酸化シリコン膜14を形成できる理由は、ISSG酸化法によれば窒化シリコン膜上にも酸化シリコン膜を形成できるためである。
【0085】
次に、図10に示すように、半導体基板1上にレジスト膜15を塗布した後、露光・現像することによりレジスト膜15をパターニングする。パターニングは、不揮発性メモリセル形成領域とHV系MISトランジスタ形成領域上にレジスト膜15が残るようにする。そして、パターニングしたレジスト膜15をマスクにしたエッチングにより、1.8V系MISトランジスタ形成領域および3.3V系MISトランジスタ形成領域上に形成されていたゲート絶縁膜13aを除去する。
【0086】
続いて、レジスト膜15を除去した後、半導体基板1を再び図8に示すような加熱装置の処理室100に搬入し、ISSG酸化法を実施する。これにより、図11に示すように、半導体基板1上にゲート絶縁膜13bを形成するとともに酸化シリコン膜14の膜厚が増加する。つまり、1.8V系MISトランジスタ形成領域上と3.3V系MISトランジスタ形成領域上には、ゲート絶縁膜13bが形成され、HV系MISトランジスタ形成領域においてはゲート絶縁膜13a上にゲート絶縁膜13bが形成される。また、不揮発性メモリセル形成領域においては、酸化シリコン膜14の膜厚が増加する。この際、図3で説明したように、酸化シリコン膜14は、下地である窒化シリコン膜10を浸食するように成長するから、窒化シリコン膜10の膜厚は減少する。
【0087】
次に、図12に示すように半導体基板1の素子形成面上にレジスト膜16を塗布した後、露光・現像することによりレジスト膜16をパターニングする。パターニングは、1.8V系MISトランジスタ形成領域にだけレジスト膜16が残らないようにする。そして、パターニングしたレジスト膜16をマスクにしたエッチングにより、1.8V系MISトランジスタ形成領域に形成されていたゲート絶縁膜13bを除去する。
【0088】
続いて、レジスト膜16を除去した後、再び図8に示す加熱装置の処理室100へ半導体基板1を搬入し、ISSG酸化法を実施する。これにより、図13に示すように、半導体基板1上にゲート絶縁膜13cが形成されるとともに酸化シリコン膜14の膜厚が増加する。つまり、1.8V系MISトランジスタ形成領域には、ゲート絶縁膜(第2ゲート絶縁膜)13cが形成され、3.3V系MISトランジスタ形成領域には、ゲート絶縁膜13bとゲート絶縁膜13cよりなるゲート絶縁膜(第2ゲート絶縁膜)17が形成される。
【0089】
また、HV系MISトランジスタ形成領域には、ゲート絶縁膜13a、13b、13cよりなるゲート絶縁膜(第2ゲート絶縁膜)18が形成される。そして、不揮発性メモリセル形成領域においては、酸化シリコン膜14の膜厚が増加する一方、浸食される窒化シリコン膜10の膜厚は減少する。
【0090】
このようにして、1.8V系MISトランジスタ形成領域、3.3V系MISトランジスタ形成領域およびHV系MISトランジスタ形成領域にそれぞれ異なる膜厚のゲート絶縁膜を形成することができるとともに不揮発性メモリセル形成領域において、窒化シリコン膜10上に酸化シリコン膜14を形成することができる。したがって、不揮発性メモリセル形成領域において、ポリシリコン膜8上に酸化シリコン膜9、窒化シリコン膜10および酸化シリコン膜14よりなる積層膜(ONO膜)を形成することができる。
【0091】
本実施の形態における半導体装置の製造方法によれば、ロジック回路や周辺回路に使用されるMISトランジスタのゲート絶縁膜を形成する過程で、不揮発性メモリセル形成領域に形成された窒化シリコン膜10上に酸化シリコン膜14を形成することができる。言い換えれば、不揮発性メモリセル形成領域に形成された酸化シリコン膜9、窒化シリコン膜10よりなるON膜上に、酸化シリコン膜14を形成する過程で、ロジック回路や周辺回路に使用されるMISトランジスタのゲート絶縁膜を形成することができる。したがって、従来の工程に比べて工程数を削減でき、製造される製品のコストを安価にすることができる。
【0092】
つまり、従来の工程では、ポリシリコン膜上に酸化シリコン膜、窒化シリコン膜、酸化シリコン膜の積層膜(ONO膜)を形成した後、積層膜の最上層の酸化シリコン膜を保護するため、さらに窒化シリコン膜を形成していた。すなわち、ポリシリコン膜上に4層からなる積層膜(ONON膜)を形成していた。そして、不揮発性メモリセル形成領域上に4層からなる積層膜を形成した状態で、ロジック回路や周辺回路に使用されるMISトランジスタのゲート絶縁膜を形成していた。
【0093】
一方、本実施の形態における半導体装置の製造方法では、ポリシリコン膜上に酸化シリコン膜9および窒化シリコン膜10よりなる積層膜(ON膜)を形成する。そして、ISSG酸化法を使用して、窒化シリコン膜10上に酸化シリコン膜14を形成して積層膜(ONO膜)を形成しながら、ロジック回路や周辺回路に使用されるMISトランジスタのゲート絶縁膜を形成している。このため、本実施の形態における半導体装置の製造方法によれば、4層からなる積層膜(ONON膜)を形成せず2層からなる積層膜(ON膜)を形成している点およびON膜の上部に酸化シリコン膜14を形成しながら、ロジック回路や周辺回路に使用されるMISトランジスタのゲート絶縁膜を形成している点で、工程数の削減を図ることができる。
【0094】
さらに、本実施の形態における半導体装置の製造方法によれば、ISSG酸化法によって窒化シリコン膜10上に酸化シリコン膜14を形成している。したがって、酸化シリコン膜14自体の信頼性が高いとともに、窒化シリコン膜10の表面の凹凸および欠陥を回復することができるため、単に堆積するだけのCVD法を使用する場合に比べて信頼性の高い膜を形成することができる。また、同様に、ロジック回路や周辺回路に使用されるMISトランジスタのゲート絶縁膜もISSG酸化法を使用しているため、CVD法やCVD法と熱酸化法を組み合わせた膜に比べて、絶縁耐性に優れ、TDDB寿命の長い膜を形成することができる。以上より、本実施の形態における半導体装置の製造方法は、工程数の削減を図りながら、信頼性の高い膜を形成することができる。
【0095】
また、本実施の形態では、ゲート絶縁膜13a、13b、13cのいずれの膜を形成する場合もISSG酸化法を使用していた。したがって、ゲート絶縁膜13a、13b、13cを順次形成する度に、窒化シリコン膜10上に形成される酸化シリコン膜14の膜厚は増加して、例えば所定の膜厚Aになっていた。しかし、酸化シリコン膜14の膜厚をAより減少させることも可能である。すなわち、ゲート絶縁膜13a、13b、13cのすべての膜をISSG酸化法で形成するのではなく、例えばゲート絶縁膜13aの形成には熱酸化法を使用し、ゲート絶縁膜13b、13cの形成にはISSG酸化法をする。このようにすることにより、酸化シリコン膜14の膜厚をAより薄くすることができる。なぜなら、熱酸化法では、窒化シリコン膜10上に酸化シリコン膜14を成長させることができないからである。この場合、ISSG酸化法によってゲート絶縁膜13b、13cを形成する際に、窒化シリコン膜10上に酸化シリコン膜14を成長させることができる。以上のようにゲート絶縁膜13a、13b、13cのいずれか1つをISSG酸化法でなく熱酸化法を使用して形成することにより酸化シリコン膜14の膜厚を薄くすることができる。
【0096】
さらに、窒化シリコン膜10上に形成される酸化シリコン膜14の膜厚を薄くしたい場合には、ゲート絶縁膜13a、13b、13cのいずれか2つを熱酸化法を使用して形成すればよい。
【0097】
このように、ゲート絶縁膜13a、13b、13cの形成方法を適時変えることにより、窒化シリコン膜10上に形成される酸化シリコン膜14の膜厚を調整することができる。言い換えれば、ISSG酸化法によれば酸化シリコン膜14は、窒化シリコン膜10を浸食して成長するため、ゲート絶縁膜13a、13b、13cの形成方法を変えることにより、窒化シリコン膜10の膜厚を調整することができるとも言える。
【0098】
次に、ゲート絶縁膜13c、ゲート絶縁膜17およびゲート絶縁膜18を形成し、不揮発性メモリセル形成領域の窒化シリコン膜10上に酸化シリコン膜14を形成した後の工程について説明する。
【0099】
図14に示すように、半導体基板1の素子形成面上に導体膜であるポリシリコン膜(第2導体膜)19を形成する。ポリシリコン膜19は、例えばシランガスを窒素ガス中で熱分解させるCVD法によって形成することができる。なお、ポリシリコン膜19の成長時あるいは成長後に、低抵抗化を図るためリンなどの導電性不純物が添加される。
【0100】
続いて、ポリシリコン膜19上に酸化シリコン膜20aを形成する。酸化シリコン膜20aは、例えばプラズマCVD法によって形成することができる。そして、酸化シリコン膜20a上にレジスト膜20を塗布した後、露光・現像することによりパターニングする。パターニングは、ゲート電極を形成する領域にレジスト膜20が残るように行なう。
【0101】
次に、パターニングしたレジスト膜20をマスクにしたエッチングにより、酸化シリコン膜20aをパターニングする。その後、図15に示すようにポリシリコン膜19も同様にエッチングすることにより、ゲート電極(第2ゲート電極)21、22、23およびコントロールゲート電極(第1ゲート電極)24を形成する。
【0102】
続いて、1.8V系MISトランジスタ形成領域、3.3V系MISトランジスタ形成領域およびHV系MISトランジスタ形成領域をレジスト膜で覆った後、酸化シリコン膜20a(ハードマスク)およびコントロールゲート電極24をマスクにしたエッチングにより、酸化シリコン膜14、窒化シリコン膜10、酸化シリコン膜9およびポリシリコン膜8をパターニングする。そして、図16に示すように、酸化シリコン膜14、窒化シリコン膜10および酸化シリコン膜9を介したコントロールゲート電極24下にポリシリコン膜8よりなるフローティングゲート電極25を形成する。
【0103】
続いて、1.8V系MISトランジスタ形成領域、3.3V系MISトランジスタ形成領域およびHV系MISトランジスタ形成領域を覆っていたレジスト膜を除去した後、ゲート電極21〜23およびコントロールゲート電極24上に形成されていた酸化シリコン膜20aを除去する。
【0104】
次に、図17に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、ゲート電極21の両脇に半導体領域である低濃度n型不純物拡散領域26、27を形成する。低濃度n型不純物拡散領域26、27は、例えばリンや砒素などのn型不純物を導入した後、導入した不純物を活性化するための熱処理を行なうことにより形成することができる。
【0105】
同様にして、ゲート電極22の両脇に半導体領域である低濃度n型不純物拡散領域28、29を形成し、ゲート電極23の両脇に半導体領域である低濃度n型不純物拡散領域30、31を形成する。また、コントロールゲート電極24の両脇に半導体領域である低濃度n型不純物拡散領域32、33を形成する。
【0106】
続いて、半導体基板1の素子形成面上に、例えばCVD法を使用して酸化シリコン膜を堆積する。そして、図18に示すように、堆積した酸化シリコン膜を異方性エッチングすることにより、ゲート電極21〜23およびコントロールゲート電極24(フローティングゲート電極25も含む)の側壁にサイドウォール34を形成する。
【0107】
次に、図18に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、ゲート電極21の側壁に形成されたサイドウォール34の両側に、半導体領域である高濃度n型不純物拡散領域35、36を形成する。高濃度n型不純物拡散領域35、36は、例えばリンや砒素などのn型不純物を導入後、n型不純物を活性化するための熱処理を行なうことにより形成されている。そして、高濃度n型不純物拡散領域35、36に導入されているn型不純物の濃度は、低濃度n型不純物拡散領域26、27の濃度よりも高濃度に導入されている。
【0108】
同様に、ゲート電極22の側壁に形成されているサイドウォール34の両側に、半導体領域である高濃度n型不純物拡散領域37、38を形成し、ゲート電極23の側壁に形成されているサイドウォール34の両側に、半導体領域である高濃度n型不純物拡散領域39、40を形成する。また、コントロールゲート電極24(フローティングゲート電極25も含む)の側壁に形成されているサイドウォール34の両側に、半導体領域である高濃度n型不純物拡散領域41、42を形成する。
【0109】
次に、半導体基板1の素子形成面上にコバルト膜を形成する。コバルト膜は、例えばスパッタリング法やCVD法によって形成することができる。続いて、半導体基板1に対して、熱処理を施すことにより、高濃度n型不純物拡散領域35〜42上、ゲート電極21〜23およびコントロールゲート電極24にコバルトシリサイド膜43を形成する。このコバルトシリサイド膜43は、低抵抗化のために形成される。この後、未反応のコバルト膜は除去される。なお、本実施の形態では、コバルトシリサイド膜43を使用したがこれに限らず、例えばチタンシリサイド膜やニッケルシリサイド膜を使用してもよい。
【0110】
このようにして、1.8V系MISトランジスタ形成領域にn型のMISトランジスタQ1、3.3V系MISトランジスタ形成領域にn型のMISトランジスタQ2、HV系MISトランジスタ形成領域にn型のMISトランジスタQ3を形成することができる。また、不揮発性メモリセル形成領域に電界効果トランジスタQ4を形成することができる。
【0111】
次に、配線工程について説明する。
【0112】
まず、図1に示すように、MISトランジスタQ1〜Q3および電界効果トランジスタQ4を形成した半導体基板1の素子形成面上に酸化シリコン膜44を形成する。酸化シリコン膜44は、例えばCVD法を使用して形成することができる。
【0113】
続いて、形成した酸化シリコン膜44の表面を平坦化する。表面の平坦化には、例えばCMP(Chemical Mechanical Polishing)法により表面を研磨することにより行う。
【0114】
次に、フォトリソグラフィ技術およびエッチング技術を使用して酸化シリコン膜44に接続孔50を形成する。接続孔50は、MISトランジスタQ1〜Q3のソース領域およびドレイン領域へ貫通するように形成されるとともに電界効果トランジスタQ4のドレイン領域へ貫通するように形成される。
【0115】
続いて、半導体基板1の素子形成面の全面にチタン/窒化チタン膜51aを形成する。チタン/窒化チタン膜51aは、例えばスパッタリング法を使用して形成することができ、接続孔50の内壁および底面にも形成される。このチタン/窒化チタン膜51aは、後述する工程で接続孔50へ埋め込むタングステンがシリコン中に拡散するのを防止する機能を有する。
【0116】
その後、チタン/窒化チタン膜51a上に接続孔50を埋め込むようにタングステン膜51bを形成する。タングステン膜51bは、例えばCVD法を使用して形成することができる。そして、例えばCMP法を使用して、接続孔50の内部以外に形成された不要なチタン/窒化チタン膜51aおよびタングステン膜51bを除去して、プラグ51を形成する。
【0117】
次に、酸化シリコン膜44およびプラグ51上に、チタン/窒化チタン膜52a、アルミニウム膜52bおよびチタン/窒化チタン膜52cを順次形成する。これらの膜は、例えばスパッタリング法を使用して形成することができる。その後、フォトリソグラフィ技術およびエッチング技術を使用して、上記した膜のパターニングを行い、配線52を形成する。
【0118】
このようにして、第1層配線を形成することができる。これ以降も同様にして多層配線が形成されるが、本明細書ではその記述は省略する。
【0119】
本実施の形態における半導体装置の製造方法によれば、前述したように工程数を削減できるとともに信頼性の高い膜を形成することができる。
【0120】
また、本実施の形態の半導体装置に含まれる電界効果トランジスタQ4において、酸化シリコン膜14を、良質な酸化シリコン膜を形成できるとともに下地である窒化シリコン膜の欠陥を回復できるISSG酸化法によって形成しているため、絶縁耐性の向上を図ることができる。したがって、電界効果トランジスタQ4におけるデータ保持特性の向上を図ることができる。
【0121】
また、コントロールゲート電極24とフローティングゲート電極25との間の絶縁膜をONO膜で形成し、かつ酸化シリコン膜14を、窒化シリコン膜10を浸食するように形成するISSG酸化法で形成しているため、ONO膜の膜厚を薄くすることができる。したがって、不揮発性メモリセル(電界効果トランジスタQ4)の書き込みスピード向上および書き込み特性向上を図ることができる。
【0122】
また、本実施の形態で使用したISSG酸化法では、窒化シリコン膜10を浸食するように酸化シリコン膜14を形成するため、窒化シリコン膜10をCVD法で形成できないような薄い膜厚の窒化シリコン膜10を形成することができる。すなわち、まず、CVD法で窒化シリコン膜10を形成した後、ISSG酸化法を使用して窒化シリコン膜10を浸食するように酸化シリコン膜14を形成することによって、窒化シリコン膜10の膜厚を減少させ、CVD法では形成できないような薄さの窒化シリコン膜10を形成することができる。
【0123】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0124】
前記実施の形態では、異なる3種のゲート絶縁膜を形成する場合について説明したが、これに限らず3種以上のゲート絶縁膜とONO膜の上部膜を形成する工程に本発明を適用してもよい。
【0125】
前記実施の形態では、1.8V系MISトランジスタ形成領域、3.3V系MISトランジスタ形成領域およびHV系MISトランジスタ形成領域にn型のMISトランジスタを形成する場合について説明したが、n型のMISトランジスタの代わりにp型のMISトランジスタを形成する場合や、n型とp型のMISトランジスタを形成する場合であってもよい。
【0126】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0127】
メモリ用の第1電界効果トランジスタを含む不揮発性メモリセルと第2電界効果トランジスタを含む回路とを半導体基板の異なる領域に形成された半導体装置において、第1電界効果トランジスタの書き込み特性の向上を図るとともに、第2電界効果トランジスタのゲート絶縁膜の信頼性向上を図ることができる。
【0128】
また、メモリ用の第1電界効果トランジスタを含む不揮発性メモリセルと第2電界効果トランジスタを含む回路とを半導体基板の異なる領域に形成する半導体装置の製造方法において、工程数の削減を図ることができるとともに信頼性向上を図った膜を形成できる。
【図面の簡単な説明】
【図1】本発明の実施の形態である半導体装置の断面図である。
【図2】シリコン上に形成される酸化シリコン膜の膜厚(Si酸化量)と、窒化シリコン膜上に形成される酸化シリコン膜の膜厚(SiN酸化量)との関係を示したグラフである。
【図3】窒化シリコン膜上に酸化シリコン膜を形成する場合の窒化シリコン膜の被浸食量と、シリコン上に形成される酸化シリコン膜の膜厚(Si酸化量)との関係を示したグラフである。
【図4】本発明の実施の形態である半導体装置の製造工程を示した断面図である。
【図5】図4に続く半導体装置の製造工程を示した断面図である。
【図6】図5に続く半導体装置の製造工程を示した断面図である。
【図7】図6に続く半導体装置の製造工程を示した断面図である。
【図8】ISSG酸化法を使用するための処理室を示した部分断面図である。
【図9】図7に続く半導体装置の製造工程を示した断面図である。
【図10】図9に続く半導体装置の製造工程を示した断面図である。
【図11】図10に続く半導体装置の製造工程を示した断面図である。
【図12】図11に続く半導体装置の製造工程を示した断面図である。
【図13】図12に続く半導体装置の製造工程を示した断面図である。
【図14】図13に続く半導体装置の製造工程を示した断面図である。
【図15】図14に続く半導体装置の製造工程を示した断面図である。
【図16】図15に続く半導体装置の製造工程を示した断面図である。
【図17】図16に続く半導体装置の製造工程を示した断面図である。
【図18】図17に続く半導体装置の製造工程を示した断面図である。
【符号の説明】
1 半導体基板
2 素子分離領域
3 p型ウェル
4 p型ウェル
5 p型ウェル
6 p型ウェル
7 ゲート絶縁膜(第1ゲート絶縁膜)
8 ポリシリコン膜(第1導体膜)
9 酸化シリコン膜(第1絶縁膜)
10 窒化シリコン膜(第2絶縁膜)
11 酸化シリコン膜
12 レジスト膜
13a ゲート絶縁膜
13b ゲート絶縁膜
13c ゲート絶縁膜(第2ゲート絶縁膜)
14 酸化シリコン膜(第3絶縁膜)
15 レジスト膜
16 レジスト膜
17 ゲート絶縁膜(第2ゲート絶縁膜)
18 ゲート絶縁膜(第2ゲート絶縁膜)
19 ポリシリコン膜(第2導体膜)
20 レジスト膜
20a 酸化シリコン膜
21 ゲート電極(第2ゲート電極)
22 ゲート電極(第2ゲート電極)
23 ゲート電極(第2ゲート電極)
24 コントロールゲート電極(第1ゲート電極)
25 フローティングゲート電極
26 低濃度n型不純物拡散領域
27 低濃度n型不純物拡散領域
28 低濃度n型不純物拡散領域
29 低濃度n型不純物拡散領域
30 低濃度n型不純物拡散領域
31 低濃度n型不純物拡散領域
32 低濃度n型不純物拡散領域
33 低濃度n型不純物拡散領域
34 サイドウォール
35 高濃度n型不純物拡散領域
36 高濃度n型不純物拡散領域
37 高濃度n型不純物拡散領域
38 高濃度n型不純物拡散領域
39 高濃度n型不純物拡散領域
40 高濃度n型不純物拡散領域
41 高濃度n型不純物拡散領域
42 高濃度n型不純物拡散領域
43 コバルトシリサイド膜
44 酸化シリコン膜
50 接続孔
51 プラグ
51a チタン/窒化チタン膜
51b タングステン膜
52 配線
52a チタン/窒化チタン膜
52b アルミニウム膜
52c チタン/窒化チタン膜
100 処理室
101 ステージ
102 ランプアセンブリ
102a ランプ
103a 導入口
103b 排気口
Q1 MISトランジスタ(第2電界効果トランジスタ)
Q2 MISトランジスタ(第2電界効果トランジスタ)
Q3 MISトランジスタ(第2電界効果トランジスタ)
Q4 電界効果トランジスタ(第1電界効果トランジスタ)[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a semiconductor device in which a rewritable nonvolatile memory cell including a first field effect transistor for a memory and a circuit including a second field effect transistor are formed, and a manufacturing method thereof. It is related to effective technology.
[0002]
[Prior art]
Conventionally, there is a semiconductor device in which a memory, a peripheral circuit for driving the memory, and a logic circuit are mixedly mounted on the same semiconductor chip (semiconductor substrate).
[0003]
The memory formed in this semiconductor device includes a volatile memory that keeps storing only when the power is on, and a non-volatile memory that does not lose its memory even when the power is turned off. In addition, there is an EEPROM (Electrically Erasable Programmable Read Only Memory) capable of writing and erasing information. These memories, such as a volatile memory and a non-volatile memory, have a configuration in which a large number of memory cells are arranged two-dimensionally in units of memory cells that store 1-bit information.
[0004]
In the field effect transistor of the nonvolatile memory cell included in the above-described EEPROM, a floating gate electrode is provided on a channel formation region of a semiconductor substrate via a gate insulating film, and an interlayer insulating film is provided on the floating gate electrode. The control gate electrode is provided. In such a configuration, the threshold voltage of the control gate electrode changes depending on whether charges are accumulated in the floating gate electrode. Then, by utilizing this change in threshold voltage, the nonvolatile memory cell stores 1-bit information.
[0005]
In a field effect transistor of a nonvolatile memory cell that stores information according to the presence or absence of charges accumulated in the floating gate electrode, information is lost if the charges accumulated in the floating gate electrode leak to the control gate electrode. Therefore, in order to prevent the loss of information, an interlayer insulating film is provided between the floating gate electrode and the control gate electrode. This interlayer insulating film is formed by sequentially stacking a silicon oxide film, a silicon nitride film, and a silicon oxide film. It is formed of a three-layered film (ONO film). Actually, in order to prevent the upper silicon oxide film from being scraped off by cleaning or the like in the subsequent process, a four-layer film (ONON film) in which a silicon nitride film is laminated as a protective film on the upper silicon oxide film. Is formed.
[0006]
On the semiconductor chip, in addition to the above-described nonvolatile memory cells, there are field effect transistors included in peripheral circuits and logic circuits for driving the nonvolatile memory cells, which are formed as shown below, for example. The
[0007]
As a first method, a gate insulating film, a conductor film (a film to be processed into a floating gate electrode in a later process), and a four-layer stacked film (ONON film) are sequentially formed in a nonvolatile memory cell formation region, There is a method of forming a gate insulating film of a field effect transistor of a peripheral circuit or a logic circuit. That is, there is a method of forming a four-layer film and gate insulating films of field effect transistors of peripheral circuits and logic circuits in separate steps.
[0008]
As a second method, a gate insulating film of a nonvolatile memory cell, a conductor film to be a floating gate electrode, and a three-layer laminated film (ONO film) are sequentially formed on the conductor film. There is a method of forming a gate insulating film of a peripheral circuit at the same time as forming (see, for example, Patent Document 1).
[0009]
[Patent Document 1]
JP-A-9-107086 (
[0010]
[Problems to be solved by the invention]
However, in the first method described above, since the silicon nitride film as the protective film is formed on the three-layered laminated film (ONO film), the floating gate electrode and the silicon nitride film corresponding to the thickness of the silicon nitride film are formed. The capacitance value between the control gate electrodes is reduced. Therefore, the voltage of the floating gate electrode at the time of writing becomes relatively low, which makes it difficult to improve the writing characteristics. Further, since a four-layered film (ONON film) is formed, there is a problem that the number of manufacturing steps increases.
[0011]
In the second method described above, the silicon oxide film on the upper part of the three-layered film (ONO film) is formed by the CVD (Chemical Vapor Deposition) method, and the gate insulating film of the field effect transistor in the peripheral circuit is formed by the CVD method. Or it forms by the method which combined CVD method and thermal oxidation method. Therefore, the gate insulating film of the field effect transistor of the peripheral circuit has a problem that the reliability is inferior in terms of insulation resistance or the like as compared with the gate insulating film formed by the thermal oxidation method as in the prior art.
[0012]
An object of the present invention is to provide a semiconductor device in which a nonvolatile memory cell including a first field effect transistor for memory and a circuit including a second field effect transistor are formed in different regions of a semiconductor substrate, or a first for a nonvolatile memory. In a semiconductor device in which a first field effect transistor and a second field effect transistor for a microcomputer are formed on the same semiconductor substrate, the write characteristics of the first field effect transistor are improved and the gate insulating film of the second field effect transistor is improved. An object is to provide a semiconductor device capable of improving reliability.
[0013]
Another object of the present invention is to provide a method for manufacturing a semiconductor device in which a nonvolatile memory cell including a first field effect transistor for memory and a circuit including a second field effect transistor are formed in different regions of a semiconductor substrate, or In a method of manufacturing a semiconductor device in which a first field effect transistor for a nonvolatile memory and a second field effect transistor for a microcomputer are formed on the same semiconductor substrate, the number of steps can be reduced and reliability can be improved. An object of the present invention is to provide a method for manufacturing a semiconductor device capable of forming a film.
[0014]
The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
[0015]
[Means for Solving the Problems]
Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
[0016]
A semiconductor device of the present invention is a semiconductor device in which a rewritable nonvolatile memory cell including a first field effect transistor for memory and a circuit including a second field effect transistor are formed in different regions on a semiconductor substrate, The first field effect transistor includes: (a) a first gate insulating film formed on the semiconductor substrate; (b) a floating gate electrode formed on the first gate insulating film; and (c) the floating gate. A first insulating film formed on the gate electrode; (d) a second insulating film formed on the first insulating film; and (e) a third insulating film formed on the second insulating film; (F) a first gate electrode formed on the third insulating film, and the second field effect transistor includes: (g) a second gate insulating film formed on the semiconductor substrate; h) The second gate A second gate electrode formed on the film, wherein the third insulating film and the second gate insulating film reduce the pressure from an atmospheric pressure, and supply hydrogen gas and oxygen gas to the semiconductor. It is formed by reacting on a substrate.
[0017]
According to another aspect of the present invention, there is provided a semiconductor device manufacturing method in which a rewritable nonvolatile memory cell including a first field effect transistor for memory and a circuit including a second field effect transistor are formed in different regions of a semiconductor substrate. A method for manufacturing an apparatus, comprising: (a) forming a first gate insulating film of the first field effect transistor on the semiconductor substrate; and (b) forming a first conductor film on the first gate insulating film. (C) forming a first insulating film on the first conductive film; (d) forming a second insulating film on the first insulating film; and (e) the first insulating film. (2) forming a patterned resist film on the insulating film; and (f) etching using the resist film as a mask, the first conductor film, the first insulating film, and the first insulating film only in the formation region of the nonvolatile memory cell. 2 Insulating film And (g) removing the first gate insulating film formed on the semiconductor substrate, leaving only the first gate insulating film formed in the formation region of the nonvolatile memory cell, (H) forming a third insulating film on the second insulating film and forming a second gate insulating film of the second field effect transistor on the semiconductor substrate, and the step (h) includes: The third insulating film and the second gate insulating film are formed by reacting hydrogen gas and oxygen gas on the semiconductor substrate in a state where the pressure is reduced from atmospheric pressure. is there.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Also, components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof is omitted.
[0019]
In this embodiment, the present invention is applied to a semiconductor device in which a rewritable nonvolatile memory and a logic circuit are mixedly mounted on a semiconductor chip. That is, in this embodiment, the present invention is applied to a semiconductor device including a logic circuit, a rewritable nonvolatile memory cell, and a peripheral circuit for driving the nonvolatile memory cell.
[0020]
FIG. 1 shows a MIS transistor (second field effect transistor) Q formed in different regions on a semiconductor substrate (semiconductor chip) 1. 1 ~ Q 3 , Field effect transistor (first field effect transistor) Q 4 It is sectional drawing which showed a part of wiring. FIG. 1 shows a 1.8 V MIS (Metal Insulator Semiconductor) transistor formation region, a 3.3 V MIS transistor formation region, and an HV (High Voltage) MIS transistor formation region in order from the left region on the
[0021]
That is, in FIG. 1, the MIS transistor Q formed in the leftmost region. 1 Is a MIS transistor that operates at the lowest power and at a high speed. A MIS transistor having a high operating voltage and a high withstand voltage is formed toward the right side region, and a nonvolatile memory cell is formed on the right side. .
[0022]
In each region of the
[0023]
Next, on the p-
[0024]
On the
[0025]
Peripheral circuits that drive nonvolatile memory cells include, for example, a booster circuit that generates a voltage several times higher than the power supply voltage, a booster clock circuit, a voltage clamp circuit, a column decoder that selects rows and columns of the nonvolatile memory cell array, There are a row decoder, a column latch circuit, a WELL control circuit, etc., and these circuits are HV transistor MIS transistors Q having a relatively high breakdown voltage. 3 It is composed of
[0026]
Non-volatile memory cells include field effect transistors Q 4 A non-volatile memory cell array in which the non-volatile memory cells are two-dimensionally arranged is formed on the
[0027]
Next, the MIS transistor Q shown in FIG. 1 ~ Q 3 And field effect transistor Q 4 The configuration of will be described.
[0028]
First, MIS transistor Q 1 Has the following configuration. That is, a gate insulating film (second gate insulating film) 13c is formed on the p-type well 3 formed in the
[0029]
The
[0030]
According to the ISSG oxidation method, a highly reliable film can be formed by the reduction action of hydrogen. That is, a film having excellent insulation resistance and a long TDDB (Time Dependent Dielectric Breakdown) life can be formed. Note that the reason why the gate insulating film is as thin as about 4.2 nm is to form a transistor with low breakdown voltage and high speed.
[0031]
On the side wall of the
[0032]
The low-concentration n-type
[0033]
Next, the MIS transistor Q 2 The configuration of will be described. MIS transistor Q 2 The configuration of the MIS transistor Q 1 The structure is substantially the same as that of FIG. 1, and the major difference is the thickness of the gate insulating film.
[0034]
In FIG. 1, the MIS transistor Q 2 First, a gate insulating film (second gate insulating film) 17 formed on the p-type well 4 in the
[0035]
The
[0036]
Furthermore, the MIS transistor Q 2 Are the
[0037]
The low-concentration n-type
[0038]
Next, the MIS transistor Q 3 The configuration of will be described. MIS transistor Q 3 The configuration of the MIS transistor Q 1 , Q 2 The structure is substantially the same as that of FIG. 1, and the major difference is the thickness of the gate insulating film.
[0039]
In FIG. 1, the MIS transistor Q 3 Has a gate insulating film (second gate insulating film) 18 formed on the p-type well 5 in the
[0040]
The
[0041]
Furthermore, the MIS transistor Q 3 Includes a
[0042]
The low-concentration n-type
[0043]
Next, the field effect transistor Q 4 The configuration of will be described. In FIG. 1, a field effect transistor Q 4 Has the following configuration. That is, a gate insulating film (first gate insulating film) 7 is formed on the p-type well 6 of the
[0044]
On the floating
[0045]
[0046]
High-concentration n-type
[0047]
Field effect transistor Q configured as described above. 4 The
[0048]
The floating
[0049]
The
[0050]
Further, it is desirable that the total thickness of the
[0051]
The
[0052]
Since the
[0053]
Although the surface of the
[0054]
Therefore, in the semiconductor device in the present embodiment, the
[0055]
Hereinafter, it will be described with reference to FIGS. 2 and 3 that the
[0056]
FIG. 2 is a graph showing changes in the thickness (oxidation amount) of a silicon oxide film when a silicon oxide film is formed on silicon and when a silicon oxide film is formed on a silicon nitride film. In FIG. 2, the horizontal axis indicates the film thickness (Si oxidation amount) (nm) of the silicon oxide film formed on the silicon, and the vertical axis indicates the film of the silicon oxide film formed on the silicon nitride film. Thickness (SiN oxidation amount) (nm) is shown.
[0057]
The triangle mark in FIG. 2 shows the case where a silicon oxide film is formed on the silicon and the silicon nitride film by a normal steam oxidation method, and the rhombus mark is about 4 times closer to the silicon by the ISSG oxidation method. This shows a case where a silicon oxide film is formed on a silicon nitride film on which a .3 nm silicon oxide film is formed. Square marks indicate the case where a silicon oxide film is formed on the silicon and the silicon nitride film by the ISSG oxidation method.
[0058]
As shown in FIG. 2, in a normal steam oxidation method (triangle mark), a silicon oxide film is formed on silicon, but a silicon oxide film is hardly formed on the silicon nitride film, and a silicon nitride film is formed. It can be seen that has oxidation resistance. Specifically, a silicon oxide film having a thickness of about 7.7 nm is formed on silicon, whereas only a silicon oxide film having a thickness of about 0.5 nm is formed on the silicon nitride film.
[0059]
Next, it can be seen that when the ISSG oxidation method is used (square marks), a silicon oxide film is formed on the silicon and a silicon oxide film is also formed on the silicon nitride film. Then, as the thickness of the silicon oxide film formed on the silicon increases, the thickness of the silicon oxide film formed on the silicon nitride film also increases, and there is a predetermined linear relationship between them. Recognize. Specifically, when the thickness of the silicon oxide film on the silicon is about 2.9 nm, the thickness of the silicon oxide film on the silicon nitride film is about 1.7 nm. It can be seen that when the thickness of the silicon oxide film on the silicon increases to about 17 nm, the thickness of the silicon oxide film on the silicon nitride film also increases to about 11 nm. Therefore, it can be seen that according to the ISSG oxidation method, unlike a normal steam oxidation method, a silicon oxide film can be sufficiently formed on the silicon nitride film.
[0060]
Next, when a silicon oxide film is formed on the silicon nitride film formed on the silicon and silicon nitride film having a thickness of about 4.3 nm using the ISSG oxidation method (diamond mark), the silicon oxide film is similarly formed on the silicon. It can be seen that a silicon oxide film is also formed on the silicon nitride film. However, the thickness of the silicon oxide film to be formed is larger in the silicon nitride film in which nothing is initially formed than in the silicon nitride film in which the silicon oxide film of about 4.3 nm is formed from the beginning. .
[0061]
Next, FIG. 3 shows the relationship between the erosion amount of the silicon nitride film and the film thickness (Si oxidation amount) of the silicon oxide film formed on the silicon when the silicon oxide film is formed on the silicon nitride film. It is the shown graph.
[0062]
In FIG. 3, the horizontal axis indicates the film thickness (Si oxidation amount) (nm) of the silicon oxide film formed on the silicon, and the vertical axis indicates the case where the silicon oxide film is formed on the silicon nitride film. The erosion amount (nm) of the silicon nitride film is shown. The number on the vertical axis indicates the amount of erosion of the silicon nitride film, and indicates that the amount of erosion increases toward the bottom. 2 and 3 are common to the horizontal axes. Further, the plots of triangle marks, square marks, and rhombus marks in FIG. 3 indicate the same conditions as in FIG.
[0063]
In the case of a normal steam oxidation method (triangle mark), a silicon oxide film is formed on silicon, but a silicon oxide film is hardly formed on the silicon nitride film (see FIG. 2). Therefore, as can be seen from FIG. 3, it can be seen that there is almost no erosion amount of the silicon nitride film. Specifically, a silicon oxide film having a thickness of about 7.8 nm is formed on silicon, whereas only a silicon oxide film having a thickness of about 0.5 nm is formed on the silicon nitride film. It can be seen that the amount of erosion of the film is also about 0.5 nm.
[0064]
Next, since the horizontal axis of FIG. 2 and the horizontal axis of FIG. 3 are common, the relationship between the vertical axis of FIG. 2 and the vertical axis of FIG. 3 will be described. That is, the relationship between the thickness of the silicon oxide film formed on the silicon nitride film (vertical axis in FIG. 2) and the amount of erosion of the silicon nitride film (vertical axis in FIG. 3) will be described.
[0065]
When a silicon oxide film is formed on the silicon nitride film by using the ISSG oxidation method (square mark), the erosion of the silicon nitride film is increased as the thickness of the silicon oxide film formed on the silicon nitride film is increased. It can be seen that there is a predetermined linear relationship that the amount also increases. More specifically, when a silicon oxide film having a thickness of about 1.8 nm is formed on the silicon nitride film (see the vertical axis in FIG. 2), the erosion amount of the silicon nitride film is about 1.2 nm ( (See vertical axis in FIG. 3). When a silicon oxide film having a thickness of about 11 nm is formed on the silicon nitride film, the amount of erosion of the silicon nitride film is about 7 nm. Accordingly, the silicon oxide film having a thickness of about 11 nm is formed of a silicon oxide film having a thickness of about 7 nm that is eroded by the silicon nitride film and a silicon oxide film having a thickness of about 4 nm that is deposited on the silicon nitride film. I understand that.
[0066]
This shows that the silicon oxide film formed by the ISSG oxidation method is deposited while eroding the silicon nitride film as the base. Therefore, according to the ISSG oxidation method, it is possible to recover defects existing in the silicon nitride film while eroding unevenness on the surface of the silicon nitride film.
[0067]
Similarly, when a silicon oxide film is formed on the silicon nitride film on which a silicon oxide film of about 4.3 nm from the beginning is formed by using the ISSG oxidation method (diamond mark), the oxidation formed on the silicon nitride film is also performed. It can be seen that the erosion amount of the silicon nitride film increases as the thickness of the silicon film increases.
[0068]
Next, a method for manufacturing a semiconductor device in the present embodiment will be described.
[0069]
First, as shown in FIG. 4, for example, a
[0070]
The
[0071]
Next, p-
[0072]
Subsequently, as shown in FIG. 5, a gate insulating film (first gate insulating film) 7 is formed on the entire main surface (element formation surface) of the
[0073]
Then, a polysilicon film (first conductor film) 8 which is a conductor film is formed on the
[0074]
Next, a silicon oxide film (first insulating film) 9 is formed on the
[0075]
Subsequently, after applying a photosensitive resist
[0076]
Next, as shown in FIG. 6, the patterned resist
[0077]
Subsequently, after removing the patterned resist
[0078]
The
[0079]
FIG. 8 is a partial cross-sectional view showing a schematic configuration of the
[0080]
The
[0081]
The
[0082]
Hereinafter, a process of forming an oxide film on the
[0083]
The
[0084]
As described above, according to the ISSG oxidation method, the
[0085]
Next, as shown in FIG. 10, after applying a resist
[0086]
Subsequently, after removing the resist
[0087]
Next, as shown in FIG. 12, after a resist
[0088]
Subsequently, after removing the resist
[0089]
A gate insulating film (second gate insulating film) 18 made of the
[0090]
In this manner, gate insulating films having different thicknesses can be formed in the 1.8V MIS transistor forming region, the 3.3V MIS transistor forming region, and the HV MIS transistor forming region, respectively, and the nonvolatile memory cell is formed. In the region, the
[0091]
According to the method of manufacturing a semiconductor device in the present embodiment, in the process of forming the gate insulating film of the MIS transistor used for the logic circuit and the peripheral circuit, the
[0092]
In other words, in the conventional process, after forming a stacked film (ONO film) of a silicon oxide film, a silicon nitride film, and a silicon oxide film on the polysilicon film, the uppermost silicon oxide film of the stacked film is protected. A silicon nitride film was formed. That is, a laminated film (ONON film) composed of four layers is formed on the polysilicon film. Then, the gate insulating film of the MIS transistor used for the logic circuit and the peripheral circuit is formed in a state where the laminated film composed of four layers is formed on the nonvolatile memory cell forming region.
[0093]
On the other hand, in the method of manufacturing a semiconductor device in the present embodiment, a laminated film (ON film) made of the
[0094]
Furthermore, according to the manufacturing method of the semiconductor device in the present embodiment, the
[0095]
In this embodiment, the ISSG oxidation method is used when any of the
[0096]
Further, when it is desired to reduce the thickness of the
[0097]
As described above, the thickness of the
[0098]
Next, a process after forming the
[0099]
As shown in FIG. 14, a polysilicon film (second conductor film) 19 that is a conductor film is formed on the element formation surface of the
[0100]
Subsequently, a
[0101]
Next, the
[0102]
Subsequently, after the 1.8V MIS transistor formation region, the 3.3V MIS transistor formation region, and the HV MIS transistor formation region are covered with a resist film, the
[0103]
Subsequently, after removing the resist film covering the 1.8V MIS transistor formation region, the 3.3V MIS transistor formation region, and the HV MIS transistor formation region, the
[0104]
Next, as shown in FIG. 17, low-concentration n-type
[0105]
Similarly, low-concentration n-type
[0106]
Subsequently, a silicon oxide film is deposited on the element formation surface of the
[0107]
Next, as shown in FIG. 18, a high-concentration n-type
[0108]
Similarly, high-concentration n-type
[0109]
Next, a cobalt film is formed on the element formation surface of the
[0110]
In this way, the n-type MIS transistor Q is formed in the 1.8V MIS transistor formation region. 1 3.3 n-type MIS transistor Q in the 3.3V MIS transistor formation region 2 N-type MIS transistor Q in the HV MIS transistor formation region 3 Can be formed. The field effect transistor Q is formed in the non-volatile memory cell formation region. 4 Can be formed.
[0111]
Next, the wiring process will be described.
[0112]
First, as shown in FIG. 1, the MIS transistor Q 1 ~ Q 3 And field effect transistor Q 4 A
[0113]
Subsequently, the surface of the formed
[0114]
Next, the
[0115]
Subsequently, a titanium /
[0116]
Thereafter, a
[0117]
Next, a titanium /
[0118]
In this way, the first layer wiring can be formed. Subsequent multilayer wiring is formed in the same manner, but description thereof is omitted in this specification.
[0119]
According to the method for manufacturing a semiconductor device in the present embodiment, the number of steps can be reduced as described above, and a highly reliable film can be formed.
[0120]
Further, the field effect transistor Q included in the semiconductor device of the present embodiment. 4 In this case, since the
[0121]
Further, the insulating film between the
[0122]
Further, in the ISSG oxidation method used in the present embodiment, since the
[0123]
The invention made by the present inventor has been specifically described based on the above embodiment, but the present invention is not limited to the above embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
[0124]
In the above embodiment, the case where three different types of gate insulating films are formed has been described. However, the present invention is not limited to this, and the present invention is applied to a process of forming three or more types of gate insulating films and an ONO film. Also good.
[0125]
In the above-described embodiment, the case where the n-type MIS transistor is formed in the 1.8V MIS transistor formation region, the 3.3V MIS transistor formation region, and the HV MIS transistor formation region has been described. Instead of this, a p-type MIS transistor may be formed, or an n-type and p-type MIS transistor may be formed.
[0126]
【The invention's effect】
The effects obtained by the representative ones of the inventions disclosed by the present application will be briefly described as follows.
[0127]
In a semiconductor device in which a nonvolatile memory cell including a first field effect transistor for memory and a circuit including a second field effect transistor are formed in different regions of a semiconductor substrate, the writing characteristics of the first field effect transistor are improved. In addition, the reliability of the gate insulating film of the second field effect transistor can be improved.
[0128]
Further, in a method for manufacturing a semiconductor device in which a nonvolatile memory cell including a first field effect transistor for memory and a circuit including a second field effect transistor are formed in different regions of a semiconductor substrate, the number of steps can be reduced. In addition, a film with improved reliability can be formed.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a graph showing the relationship between the thickness of a silicon oxide film formed on silicon (Si oxidation amount) and the thickness of a silicon oxide film formed on a silicon nitride film (SiN oxidation amount). is there.
FIG. 3 is a graph showing the relationship between the erosion amount of a silicon nitride film and the film thickness (Si oxidation amount) of the silicon oxide film formed on silicon when a silicon oxide film is formed on the silicon nitride film. It is.
FIG. 4 is a cross-sectional view showing a manufacturing process of the semiconductor device according to the embodiment of the present invention;
FIG. 5 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 4;
6 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 5; FIG.
7 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 6; FIG.
FIG. 8 is a partial cross-sectional view showing a processing chamber for using the ISSG oxidation method.
FIG. 9 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 7;
10 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 9; FIG.
FIG. 11 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 10;
12 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 11; FIG.
13 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 12; FIG.
14 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 13; FIG.
15 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 14; FIG.
16 is a cross-sectional view showing a manufacturing step of the semiconductor device following that of FIG. 15; FIG.
FIG. 17 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 16;
FIG. 18 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 17;
[Explanation of symbols]
1 Semiconductor substrate
2 Device isolation region
3 p-type well
4 p-type well
5 p-type well
6 p-type well
7 Gate insulation film (first gate insulation film)
8 Polysilicon film (first conductor film)
9 Silicon oxide film (first insulating film)
10 Silicon nitride film (second insulating film)
11 Silicon oxide film
12 resist film
13a Gate insulating film
13b Gate insulating film
13c Gate insulating film (second gate insulating film)
14 Silicon oxide film (third insulating film)
15 Resist film
16 resist film
17 Gate insulating film (second gate insulating film)
18 Gate insulating film (second gate insulating film)
19 Polysilicon film (second conductor film)
20 resist film
20a Silicon oxide film
21 Gate electrode (second gate electrode)
22 Gate electrode (second gate electrode)
23 Gate electrode (second gate electrode)
24 Control gate electrode (first gate electrode)
25 Floating gate electrode
26 Low concentration n-type impurity diffusion region
27 Low-concentration n-type impurity diffusion region
28 Low-concentration n-type impurity diffusion region
29 Low-concentration n-type impurity diffusion region
30 Low-concentration n-type impurity diffusion region
31 Low-concentration n-type impurity diffusion region
32 Low-concentration n-type impurity diffusion region
33 Low-concentration n-type impurity diffusion region
34 sidewall
35 High-concentration n-type impurity diffusion region
36 High-concentration n-type impurity diffusion region
37 High-concentration n-type impurity diffusion region
38 High-concentration n-type impurity diffusion region
39 High-concentration n-type impurity diffusion region
40 High-concentration n-type impurity diffusion region
41 High-concentration n-type impurity diffusion region
42 High concentration n-type impurity diffusion region
43 Cobalt silicide film
44 Silicon oxide film
50 Connection hole
51 plug
51a Titanium / titanium nitride film
51b Tungsten film
52 Wiring
52a Titanium / titanium nitride film
52b Aluminum film
52c Titanium / titanium nitride film
100 treatment room
101 stage
102 Lamp assembly
102a lamp
103a inlet
103b Exhaust port
Q 1 MIS transistor (second field effect transistor)
Q 2 MIS transistor (second field effect transistor)
Q 3 MIS transistor (second field effect transistor)
Q 4 Field effect transistor (first field effect transistor)
Claims (10)
前記第1電界効果トランジスタは、
(a)前記半導体基板上に形成された第1ゲート絶縁膜と、
(b)前記第1ゲート絶縁膜上に形成されたフローティングゲート電極と、
(c)前記フローティングゲート電極上に形成された第1絶縁膜と、
(d)前記第1絶縁膜上に形成された第2絶縁膜と、
(e)前記第2絶縁膜上に形成された第3絶縁膜と、
(f)前記第3絶縁膜上に形成された第1ゲート電極とを有し、
前記第2電界効果トランジスタは、
(g)前記半導体基板上に形成された第2ゲート絶縁膜と、
(h)前記第2ゲート絶縁膜上に形成された第2ゲート電極とを有し、
前記第3絶縁膜と前記第2ゲート絶縁膜とは、大気圧より圧力を減少させた状態で、水素ガスと酸素ガスとを前記半導体基板上で反応させることにより形成されたことを特徴とする半導体装置。A semiconductor device in which a rewritable nonvolatile memory cell including a first field effect transistor for memory and a circuit including a second field effect transistor are formed in different regions on a semiconductor substrate,
The first field effect transistor is:
(A) a first gate insulating film formed on the semiconductor substrate;
(B) a floating gate electrode formed on the first gate insulating film;
(C) a first insulating film formed on the floating gate electrode;
(D) a second insulating film formed on the first insulating film;
(E) a third insulating film formed on the second insulating film;
(F) having a first gate electrode formed on the third insulating film;
The second field effect transistor is:
(G) a second gate insulating film formed on the semiconductor substrate;
(H) a second gate electrode formed on the second gate insulating film;
The third insulating film and the second gate insulating film are formed by reacting hydrogen gas and oxygen gas on the semiconductor substrate in a state where pressure is reduced from atmospheric pressure. Semiconductor device.
前記第3絶縁膜は、前記第2ゲート絶縁膜を形成する過程で形成されたことを特徴とする半導体装置。The semiconductor device according to claim 1,
The semiconductor device, wherein the third insulating film is formed in the process of forming the second gate insulating film.
前記回路は、ロジック回路または前記不揮発性メモリセルを動作させるための回路であることを特徴とする半導体装置。The semiconductor device according to claim 1,
2. The semiconductor device according to claim 1, wherein the circuit is a logic circuit or a circuit for operating the nonvolatile memory cell.
前記回路は、不揮発性メモリと並設されたマイコンを構成する回路の一部であることを特徴とする半導体装置。The semiconductor device according to claim 1,
2. The semiconductor device according to claim 1, wherein the circuit is a part of a circuit constituting a microcomputer arranged in parallel with the nonvolatile memory.
前記第3絶縁膜および前記第2ゲート絶縁膜は、酸化シリコン膜より形成されていることを特徴とする半導体装置。The semiconductor device according to claim 1,
The semiconductor device, wherein the third insulating film and the second gate insulating film are formed of a silicon oxide film.
(a)前記半導体基板上に前記第1電界効果トランジスタの第1ゲート絶縁膜を形成する工程と、
(b)前記第1ゲート絶縁膜上に第1導体膜を形成する工程と、
(c)前記第1導体膜上に第1絶縁膜を形成する工程と、
(d)前記第1絶縁膜上に第2絶縁膜を形成する工程と、
(e)前記第2絶縁膜上にパターニングしたレジスト膜を形成する工程と、
(f)前記レジスト膜をマスクとしたエッチングにより、前記不揮発性メモリセルの形成領域にだけ前記第1導体膜、前記第1絶縁膜および前記第2絶縁膜を残す工程と、
(g)前記不揮発性メモリセルの形成領域に形成されている前記第1ゲート絶縁膜だけを残して、前記半導体基板上に形成した前記第1ゲート絶縁膜を除去する工程と、
(h)前記第2絶縁膜上に第3絶縁膜を形成するとともに前記半導体基板上に前記第2電界効果トランジスタの第2ゲート絶縁膜を形成する工程とを備え、
前記(h)工程は、大気圧より圧力を減少させた状態で、水素ガスと酸素ガスとを前記半導体基板上で反応させることにより、前記第3絶縁膜および前記第2ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。A method of manufacturing a semiconductor device, wherein a rewritable nonvolatile memory cell including a first field effect transistor for memory and a circuit including a second field effect transistor are formed in different regions of a semiconductor substrate,
(A) forming a first gate insulating film of the first field effect transistor on the semiconductor substrate;
(B) forming a first conductor film on the first gate insulating film;
(C) forming a first insulating film on the first conductor film;
(D) forming a second insulating film on the first insulating film;
(E) forming a patterned resist film on the second insulating film;
(F) leaving the first conductor film, the first insulating film, and the second insulating film only in a formation region of the nonvolatile memory cell by etching using the resist film as a mask;
(G) removing the first gate insulating film formed on the semiconductor substrate, leaving only the first gate insulating film formed in the formation region of the nonvolatile memory cell;
(H) forming a third insulating film on the second insulating film and forming a second gate insulating film of the second field effect transistor on the semiconductor substrate;
In the step (h), the third insulating film and the second gate insulating film are formed by reacting hydrogen gas and oxygen gas on the semiconductor substrate in a state where the pressure is reduced from the atmospheric pressure. A method for manufacturing a semiconductor device.
(j)前記第2導体膜をパターニングすることにより、前記第3絶縁膜上に前記第1電界効果トランジスタの第1ゲート電極を形成し、前記第2ゲート絶縁膜上に前記第2電界効果トランジスタの第2ゲート電極を形成する工程と、
(k)前記第1ゲート電極をマスクにしたエッチングにより、前記第3絶縁膜、前記第2絶縁膜および前記第1絶縁膜を介した前記第1ゲート電極下に、前記第1導体膜よりなるフローティングゲート電極を形成する工程とをさらに備えることを特徴とする請求項6記載の半導体装置の製造方法。(I) forming a second conductor film on the third insulating film and the second gate insulating film;
(J) forming a first gate electrode of the first field effect transistor on the third insulating film by patterning the second conductor film, and forming the second field effect transistor on the second gate insulating film; Forming a second gate electrode of
(K) By etching using the first gate electrode as a mask, the first conductor film is formed under the first gate electrode through the third insulating film, the second insulating film, and the first insulating film. The method of manufacturing a semiconductor device according to claim 6, further comprising a step of forming a floating gate electrode.
前記回路は、ロジック回路または前記不揮発性メモリセルを動作させるための回路であることを特徴とする半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 6.
The method of manufacturing a semiconductor device, wherein the circuit is a logic circuit or a circuit for operating the nonvolatile memory cell.
前記回路は、不揮発性メモリと並設されたマイコンを構成する回路の一部であることを特徴とする半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 6.
A method of manufacturing a semiconductor device, wherein the circuit is a part of a circuit constituting a microcomputer arranged in parallel with a nonvolatile memory.
前記第2絶縁膜は、窒化シリコン膜であり、前記第3絶縁膜は、酸化シリコン膜であり、
前記(h)工程は、大気圧より圧力を減少させた状態で、前記水素ガスと前記酸素ガスとを前記半導体基板上で反応させることにより、前記窒化シリコン膜を浸食するようにして前記酸化シリコン膜を形成し、前記窒化シリコン膜の膜厚を調整することを特徴とする半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 6.
The second insulating film is a silicon nitride film, and the third insulating film is a silicon oxide film;
In the step (h), the silicon oxide film is eroded by reacting the hydrogen gas and the oxygen gas on the semiconductor substrate in a state where the pressure is reduced from the atmospheric pressure. A method of manufacturing a semiconductor device, comprising forming a film and adjusting a film thickness of the silicon nitride film.
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