KR20050059823A - Method for forming an inductor in a semiconductor device - Google Patents
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Abstract
솔레노이드 구조를 갖는 인덕터 코일을 반도체 기판 상에 형성하기 위한 방법이 개시된다. 최상부에 제1절연막으로 이루어진 하부 구조물을 갖는 반도체 기판을 마련하고, 상기 제1절연막 상에 제1금속막 패턴을 형성한 후, 상기 제1절연막 상에 상기 제1금속막 패턴의 일부를 노출시키는 콘택홀을 형성하고, 상기 콘택홀 내에 콘택 구조물을 형성한다. 그리고, 상기 콘택 구조물과 연결이 이루어지도록 제2금속막 패턴을 형성함으로서 상기 제1금속막 패턴, 콘택 구조물 및 제2금속막 패턴으로 이루어지는 반도체 인덕터가 형성된다. 따라서, 회로 구성상 인덕턱를 필요로 하는 경우 별도 기판을 사용하지 않기 때문에 단일 칩의 전자 제품을 용이하게 얻을 수 있다.A method for forming an inductor coil having a solenoid structure on a semiconductor substrate is disclosed. A semiconductor substrate having a lower structure formed of a first insulating layer is formed on an uppermost portion, a first metal layer pattern is formed on the first insulating layer, and a portion of the first metal layer pattern is exposed on the first insulating layer. A contact hole is formed, and a contact structure is formed in the contact hole. The semiconductor inductor including the first metal film pattern, the contact structure, and the second metal film pattern is formed by forming a second metal film pattern to be connected to the contact structure. Therefore, when an inductance is required in the circuit configuration, since a separate substrate is not used, a single chip electronic product can be easily obtained.
Description
본 발명은 반도체 인덕터의 제조 방법에 관한 것으로서, 보다 상세하게는 솔레노이드 구조를 갖는 인덕터 코일을 반도체 기판 상에 형성하기 위한 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor inductor, and more particularly, to a method for forming an inductor coil having a solenoid structure on a semiconductor substrate.
최근 들어 RF 대역에서 사용되는 혼재 신호 회로(Mixed Signal Circuit)가 실리콘 베이스(Silicon Base)의 반도체 기판 상에 형성되는 추세이며, 이러한 회로는 기본적인 수동-레지스터(Passive-Resistor), 커패시터(Capacitor), 인덕터(Inductor) 등이 사용된다.Recently, mixed signal circuits used in the RF band have been formed on a silicon base semiconductor substrate, and these circuits have a basic passive-resistor, capacitor, Inductors and the like are used.
이중 실리콘 베이스로 제작되는 인덕터에 대한 예들은 미합중국 특허 6,008,102호(issued to Ju) 및 미합중국 특허 6,015,742호(issued to Alford et al.) 등에 개시되어 있다.Examples of inductors fabricated from double silicon bases are disclosed in US Pat. No. 6,008,102 issued to Ju and US Pat. No. 6,015,742 issued to Alford et al.
여기서, 트랜지스터 등과 같은 소자가 형성된 반도체 장치에 인덕터 등과 같은 회로가 필요한 경우에는 외부의 별도 기판 상에 인덕터를 형성하고, 이를 서로 연결결하는 구성을 갖는다. 즉, 하나의 제품을 구성하기 위하여 소자가 형성된 반도체 장치 이외에도 별도 기판에 추가적으로 회로를 구성하는 것이다. 때문에, 종래에는 인덕터와 같은 회로를 갖는 경우 단일 칩의 구성이 용이하지 않다. 이를 극복하기 위하여 최근에는 신호의 위상 전위를 위한 회로를 커패시터를 이용하여 단일 칩의 구성에 적용하기도 하지만 온도 등의 변화에 영향을 많이 받기 때문에 그 적용이 용이하지 않다. 또한, 반도체 장치의 제조 공정이 성장, 적층, 식각 등과 같은 방사형 공정과 이온 주입 등과 같은 단방향 공정이 주류를 이루고 있기 때문에 나선형의 인덕터에 제조가 용이하지 않다.Here, when a circuit such as an inductor is required in a semiconductor device in which an element such as a transistor is formed, an inductor is formed on an external separate substrate and has a configuration in which the inductor is connected to each other. That is, in addition to the semiconductor device in which the element is formed to constitute one product, a circuit is additionally configured on a separate substrate. Therefore, conventionally, when a circuit such as an inductor has a single chip configuration, it is not easy. In order to overcome this, recently, a circuit for phase potential of a signal is applied to a single chip using a capacitor, but it is not easy to apply because it is affected by changes in temperature and the like. In addition, the manufacturing of semiconductor devices is not easy to manufacture in a spiral inductor because the radial processes such as growth, lamination, etching and the like, and unidirectional processes such as ion implantation are mainstream.
이와 같이, 종래에는 인덕터와 같은 회로를 요구하는 제품의 경우 단일 칩의 구성이 용이하지 않은 문제점을 갖는다.As described above, in the case of a product requiring a circuit such as an inductor, a single chip configuration is not easy.
본 발명의 목적은, 트랜지스터 등과 같은 하부 구조물을 갖는 반도체 기판 상에 인덕터를 형성하기 위한 방법을 제공하는데 있다.It is an object of the present invention to provide a method for forming an inductor on a semiconductor substrate having a substructure such as a transistor or the like.
상기 목적을 달성하기 위한 본 발명의 인덕터 제조 방법은,Inductor manufacturing method of the present invention for achieving the above object,
최상부에 제1절연막으로 이루어진 하부 구조물을 갖는 반도체 기판을 마련하는 단계;Providing a semiconductor substrate having a lower structure formed of a first insulating layer on an uppermost portion thereof;
상기 반도체 기판의 제1절연막 상에 제1금속막 패턴을 형성하는 단계;Forming a first metal film pattern on the first insulating film of the semiconductor substrate;
상기 제1금속막 패턴을 갖는 제1절연막 상에 상기 제1금속막 패턴의 일부를 노출시키는 콘택홀을 갖는 제2절연막 패턴을 형성하는 단계;Forming a second insulating film pattern having a contact hole exposing a part of the first metal film pattern on the first insulating film having the first metal film pattern;
상기 콘택홀 내에 전기적 도통이 가능한 물질을 충분하게 필링시킨 콘택 구조물을 형성하는 단계; 및Forming a contact structure in the contact hole, wherein the contact structure is sufficiently filled with an electrically conductive material; And
상기 콘택 구조물과 연결이 이루어지도록 상기 제2절연막 패턴 상에 제2금속막 패턴을 형성하는 단계를 포함한다.Forming a second metal film pattern on the second insulating film pattern to be connected to the contact structure.
이와 같이, 본 발명에 의하면, 상기 반도체 기판 상에는 상기 제1금속막 패턴, 콘택 구조물 및 제2금속막 패턴으로 이루어지는 반도체 인덕터가 형성된다. 따라서, 본 발명은 회로 구성상 인덕턱를 필요로 하는 경우 별도 기판을 사용하지 않기 때문에 단일 칩의 전자 제품을 용이하게 얻을 수 있다. 즉, L-R-C의 회로를 반도체 장치 내부에 용이하게 형성할 수 있는 것이다.As described above, according to the present invention, a semiconductor inductor including the first metal film pattern, the contact structure, and the second metal film pattern is formed on the semiconductor substrate. Therefore, the present invention can easily obtain a single chip electronic product because no separate substrate is used when an inductance is required for the circuit configuration. That is, the circuit of L-R-C can be easily formed inside a semiconductor device.
이하, 본 발명을 보다 상세하게 설명하기로 한다.Hereinafter, the present invention will be described in more detail.
반도체 기판을 마련한다. 이때, 반도체 기판 상에는 트렌지스터 등과 같은 하부 구조물이 형성되어 있다. 또한, 반도체 기판의 최상부에는 절연을 위한 제1절연막이 형성되어 있다. 그리고, 후속 공정을 계속적으로 진행하여 본 발명의 인덕터 이외에도 원하는 구조물을 얻을 수 있다.A semiconductor substrate is prepared. At this time, a lower structure such as a transistor is formed on the semiconductor substrate. In addition, a first insulating film for insulation is formed on the top of the semiconductor substrate. In addition, the subsequent process may be continued to obtain a desired structure in addition to the inductor of the present invention.
이어서, 반도체 기판의 제1절연막 상에 제1금속막 패턴을 형성한다. 상기 제1금속막 패턴의 형성에서는 금속막을 적층하는 공정과 상기 금속막을 패터닝하는 사진 식각 공정을 실시한다. 이때, 제1금속막 패턴 즉, 금속막은 저항 등을 고려하여 텅스텐, 알루미늄, 구리, 코발트, 니켈, 티타늄 등과 같은 물질을 이용하여 형성하는 것이 바람직하다. 그리고, 제1금속막 패턴을 형성하기 위한 물질들은 단독으로 사용하는 것이 바람직하지만, 둘 이상을 혼합하여 사용할 수도 있다.Subsequently, a first metal film pattern is formed on the first insulating film of the semiconductor substrate. In the formation of the first metal film pattern, a process of laminating metal films and a photolithography process of patterning the metal film are performed. In this case, the first metal film pattern, that is, the metal film is preferably formed using a material such as tungsten, aluminum, copper, cobalt, nickel, titanium, etc. in consideration of resistance. The materials for forming the first metal film pattern may be used alone, but two or more may be used in combination.
계속해서, 상기 제1금속막 패턴을 제1절연막 상에 제2절연막 패턴을 형성한다. 상기 제2절연막 패턴은 제1금속막 패턴의 일부를 노출시키는 콘택홀을 갖는다. 상기 제2절연막 패턴의 형성에서는 제2절연막을 적층하는 공정과 콘택홀을 형성하기 위하여 상기 제2절연막을 패터닝하는 사진 식각 공정을 실시한다.Subsequently, a second insulating film pattern is formed on the first insulating film. The second insulating layer pattern has a contact hole exposing a portion of the first metal layer pattern. In the formation of the second insulating layer pattern, a process of stacking the second insulating layer and a photolithography process of patterning the second insulating layer are performed to form contact holes.
그리고, 상기 콘택홀 내에 전기적 도통이 가능한 물질을 충분하게 필링시킨다. 이에 따라, 제1금속막 패턴과 전기적으로 연결된 콘택 구조물이 형성된다. 여기서, 상기 콘택 구조물을 형성하기 위한 물질은 상기 콘택홀의 종횡비에 따른 필링 특성과 저항 등을 고려하여 텅스텐, 알루미늄, 구리, 코발트, 니켈, 티타늄 등과 같은 물질 중에서 선택하는 것이 바람직하다. 그리고, 상기 콘택 구조물을 형성하기 위한 물질들은 단독으로 사용하는 것이 바람직하지만, 둘 이상을 혼합하여 사용할 수도 있다.In addition, a sufficient amount of electrically conductive material is filled in the contact hole. As a result, a contact structure electrically connected to the first metal film pattern is formed. Here, the material for forming the contact structure is preferably selected from materials such as tungsten, aluminum, copper, cobalt, nickel, titanium, etc. in consideration of the peeling characteristics and resistance according to the aspect ratio of the contact hole. In addition, the materials for forming the contact structure are preferably used alone, but may be used by mixing two or more thereof.
이어서, 상기 콘택 구조물을 갖는 제2절연막 패턴 상에 제2금속막 패턴을 형성한다. 이때, 상기 제2금속막 패턴은 상기 콘택 구조물과 연결이 이루어지도록 형성한다. 상기 제1금속막 패턴의 형성에서와 마찬가지로, 상기 제2금속막 패턴의 형성에서도 금속막을 적층하는 공정과 상기 금속막을 패터닝하는 사진 식각 공정을 실시한다. 이때, 제2금속막 패턴 즉, 금속막은 저항 등을 고려하여 텅스텐, 알루미늄, 구리, 코발트, 니켈, 티타늄 등과 같은 물질을 이용하여 형성하는 것이 바람직하다. 그리고, 제2금속막 패턴을 형성하기 위한 물질들은 단독으로 사용하는 것이 바람직하지만, 둘 이상을 혼합하여 사용할 수도 있다.Subsequently, a second metal film pattern is formed on the second insulating film pattern having the contact structure. In this case, the second metal film pattern is formed to be connected to the contact structure. As in the formation of the first metal film pattern, in the formation of the second metal film pattern, a process of laminating metal films and a photolithography process of patterning the metal film are performed. In this case, the second metal film pattern, that is, the metal film is preferably formed using a material such as tungsten, aluminum, copper, cobalt, nickel, titanium, etc. in consideration of resistance. In addition, the materials for forming the second metal film pattern may be used alone, but two or more may be used in combination.
이와 같이, 본 발명은 상기 제1금속막 패턴, 콘택 구조물 및 제2금속막 패턴을 갖는 인덕터를 형성함으로서 일반적인 회로의 모든 구성 요소인 L-R-C 회로를 반도체 장치의 내부에 형성할 수 있다. 특히, 트랜지스터 상에 커패시터를 형성하는 구조의 디램의 경우에는 상기 인덕터를 형성하여도 디램의 형태를 그대로 유지할 수 있다.As described above, according to the present invention, an inductor having the first metal film pattern, the contact structure, and the second metal film pattern can form an L-R-C circuit, which is all components of a general circuit, in the semiconductor device. In particular, in the case of a DRAM having a structure in which a capacitor is formed on a transistor, even when the inductor is formed, the form of the DRAM may be maintained as it is.
또한, 상기 인덕터의 형성에서는 상기 제1금속막 패턴과 제2금속막 패턴 사이에 강자성체 물질로 이루어지는 전자기 유도부를 더 형성할 수 있다. 이와 같이, 상기 전자기 유도부를 형성함으로서 전자기 유도를 얻을 수 있고, 이를 통하여 동작을 위한 파워의 감소를 기대할 수 있다. 그리고, 상기 전자기 유도부의 형성에서는 절연막의 적층 공정과, 절연막에 트렌치를 형성하는 사진 식각 공정 및 트렌치 내에 강자성체 물질을 필링시키는 공정 등을 실시한다. 여기서, 상기 강자성체 물질은 Fe, Co, Ni, 실리콘-iron 등을 선택하는 것이 바람직하다. 그리고, 상기 물질들을 단독으로 사용하는 것이 바람직하지만, 둘 이상을 혼합하여 사용할 수도 있다.In the formation of the inductor, an electromagnetic induction part made of a ferromagnetic material may be further formed between the first metal film pattern and the second metal film pattern. As such, by forming the electromagnetic induction part, electromagnetic induction can be obtained, and through this, a reduction in power for operation can be expected. In the formation of the electromagnetic induction part, a process of laminating an insulating film, a photolithography process of forming a trench in the insulating film, a process of filling a ferromagnetic material in the trench, and the like are performed. Here, the ferromagnetic material is preferably selected from Fe, Co, Ni, silicon-iron and the like. In addition, although it is preferable to use the said substances independently, you may mix and use two or more.
이와 같이, 본 발명은 전자기 유도를 위한 인덕터의 제조도 충분히 가능하다. 따라서, 보다 효율적인 단일 칩의 구성을 갖는 인덕터의 제조가 가능하다.As such, the present invention is also sufficiently capable of manufacturing an inductor for electromagnetic induction. Thus, it is possible to manufacture an inductor having a more efficient single chip configuration.
(실시예)(Example)
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 대해서 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제1실시예First embodiment
도 1a 내지 도 1c는 본 발명의 제1실시예에 따른 반도체 인덕터의 제조 방법을 설명하기 위한 평면도들이고, 도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 반도체 인덕터의 제조 방법을 설명하기 위한 단면도들이다.1A to 1C are plan views illustrating a method of manufacturing a semiconductor inductor according to a first embodiment of the present invention, and FIGS. 2A to 2C illustrate a method of manufacturing a semiconductor inductor according to a first embodiment of the present invention. These are cross-sectional views.
도 1a 및 도 2a를 참조하면, 트랜지스터(도시되지 않음) 등과 같은 하부 구조물을 갖는 반도체 기판(10)을 마련한다. 이때, 반도체 기판(10)의 최상부에는 평탄한 표면을 갖는 제1절연막(11)이 형성되어 있다. 즉, 최상부에 제1절연막(11)을 갖고, 그 하부에 트랜지스터 등과 같은 구조물을 갖는 반도체 기판(10)을 마련하는 것이다. 이때, 상기 제1절연막(11)은 층간 절연막으로서 비피에스지(BPSG)막, 고밀도 플라즈마 산화막 등을 포함한다. 이어서, 상기 제1절연막(11) 상에 알루미늄으로 이루어지는 금속막을 형성한다. 그리고, 사진 식각 공정을 형성하여 상기 금속막을 패터닝한다. 이에 따라, 상기 제1절연막(11) 상에 제1금속막 패턴(12a)이 형성된다. 이때, 하부 구조물과의 전기적 연결을 위한 금속 배선(12b)도 함께 형성된다. 여기서는 금속 배선에 대한 설명을 생략하기로 한다.1A and 2A, a semiconductor substrate 10 having a lower structure such as a transistor (not shown) is provided. At this time, a first insulating film 11 having a flat surface is formed on the top of the semiconductor substrate 10. That is, the semiconductor substrate 10 having the first insulating film 11 at the top and having a structure such as a transistor at the bottom thereof is provided. In this case, the first insulating film 11 may include a BPSG film, a high density plasma oxide film, and the like as an interlayer insulating film. Subsequently, a metal film made of aluminum is formed on the first insulating film 11. Then, a photolithography process is formed to pattern the metal film. Accordingly, a first metal film pattern 12a is formed on the first insulating film 11. At this time, the metal wiring 12b for electrical connection with the lower structure is also formed. Here, description of the metal wiring will be omitted.
도 1b 및 도 2b를 참조하면, 상기 제1금속막 패턴(12a)을 갖는 제1절연막(11) 상에 제2절연막을 형성한다. 상기 제2절연막도 층간 절연막으로서 비피에스지막, 고밀도 플라즈마 산화막 등을 포함한다. 그리고, 사진 식각 공정을 실시하여 상기 제2절연막을 콘택홀을 갖는 제2절연막 패턴(13)으로 형성한다. 이때, 상기 콘택홀에 의해 노출되는 부분은 제1금속막 패턴(12a)의 표면이다. 이어서, 상기 콘택홀 내에 텅스텐이 충분하게 필링되도록 상기 제2절연막 패턴(13) 상에 텅스텐으로 이루어지는 박막을 형성한다. 그리고, 상기 제2절연막 패턴(13)의 표면이 노출될 때까지 상기 박막을 연마한다. 이때, 상기 연마는 화학기계적 연마 또는 전면 식각 등에 의해 달성된다. 이에 따라, 상기 콘택홀 내에만 텅스텐이 충분하게 필링된 콘택 구조물(14)이 형성된다.1B and 2B, a second insulating film is formed on the first insulating film 11 having the first metal film pattern 12a. The second insulating film also includes a BPS film, a high density plasma oxide film, and the like as an interlayer insulating film. In addition, a photolithography process is performed to form the second insulating layer as the second insulating layer pattern 13 having the contact hole. In this case, the portion exposed by the contact hole is the surface of the first metal film pattern 12a. Subsequently, a thin film made of tungsten is formed on the second insulating layer pattern 13 to sufficiently fill tungsten in the contact hole. The thin film is polished until the surface of the second insulating film pattern 13 is exposed. In this case, the polishing is achieved by chemical mechanical polishing or full surface etching. Accordingly, a contact structure 14 in which tungsten is sufficiently filled only in the contact hole is formed.
도 1c 및 도 2c를 참조하면, 상기 제2절연막 패턴(13) 상에 알루미늄으로 이루어지는 금속막을 형성한다. 그리고, 사진 식각 공정을 형성하여 상기 금속막을 패터닝한다. 이에 따라, 상기 제2절연막 패턴(13) 상에 제2금속막 패턴(15)이 형성된다. 이때, 상기 제2금속막 패턴(15)은 상기 콘택 구조물(14)과 연결되도록 패터닝한다. 그리고, 상기 제2금속막 패턴(15)을 갖는 제2절연막 패턴(13) 상에 제3절연막(16)을 형성하고, 후속 공정을 계속적으로 실시한다.1C and 2C, a metal film made of aluminum is formed on the second insulating film pattern 13. Then, a photolithography process is formed to pattern the metal film. Accordingly, the second metal film pattern 15 is formed on the second insulating film pattern 13. In this case, the second metal layer pattern 15 is patterned to be connected to the contact structure 14. In addition, a third insulating film 16 is formed on the second insulating film pattern 13 having the second metal film pattern 15, and subsequent steps are continuously performed.
이와 같이, 제1실시예에 의하면, 트랜지스터 등과 같은 하부 구조물을 갖는 반도체 기판(10) 상에, 도 3에 도시된 바와 같이, 제1금속막 패턴(12a), 콘택 구조물(14) 및 제2금속막 패턴(15)으로 이루어지는 인덕터(30)를 형성할 수 있다. 즉, 단일 칩 상에 반도체 소자 뿐만 아니라 인덕터(30)를 형성할 수 있는 것이다. 따라서, 제1실시예는 인덕터(30)를 갖는 단일 칩의 구조를 용이하게 형성할 수 있다.As described above, according to the first embodiment, as shown in FIG. 3, the first metal film pattern 12a, the contact structure 14, and the second structure are formed on the semiconductor substrate 10 having the lower structure such as a transistor. The inductor 30 formed of the metal film pattern 15 can be formed. That is, not only the semiconductor device but also the inductor 30 may be formed on a single chip. Therefore, the first embodiment can easily form the structure of a single chip having the inductor 30.
특히, 반도체 장치의 동작에 필요한 전력 소모 정도를 계산하고, 하기의 식 1을 이용하여 인덕터(30)의 코일 권선비를 설정하고, 그 용량을 결정할 수 있다.In particular, the degree of power consumption required for the operation of the semiconductor device can be calculated, the coil winding ratio of the inductor 30 can be set using the following Equation 1, and the capacity thereof can be determined.
[식 1][Equation 1]
1차 코일의 회전수 : 2차 코일의 회전수 = 1차 코일 양단의 전위차 : 2차 코일 양단의 전위차Rotational speed of primary coil: Rotational speed of secondary coil = Potential difference across primary coil: Potential difference across secondary coil
(1차 코일의 회전수 : 2차 코일의 회전수 = 2차 코일 전류 : 1차 코일 전류)(Rotational speed of primary coil: rotational speed of secondary coil = secondary coil current: primary coil current)
즉, 상기 식 1에 의거하여, 설정된 인덕터(30)의 코일 권선비를 갖도록 제1금속막 패턴(12a), 콘택 구조물(14) 및 제2금속막 패턴(15)을 형성할 경우 원하는 용량을 갖는 인덕터(30)의 제조가 충분히 가능하다. 즉, 단일 칩 상에 인덕터(30)의 구현이 가능한 것이다.That is, based on Equation 1, when the first metal film pattern 12a, the contact structure 14 and the second metal film pattern 15 are formed to have the coil winding ratio of the set inductor 30 has a desired capacitance. Production of the inductor 30 is sufficiently possible. That is, the inductor 30 can be implemented on a single chip.
제2실시예Second embodiment
도 4a 내지 도 4c는 본 발명의 제2실시예에 따른 반도체 인덕터의 제조 방법을 설명하기 위한 단면도들이다.4A to 4C are cross-sectional views illustrating a method of manufacturing a semiconductor inductor according to a second embodiment of the present invention.
도 4a를 참조하면, 트랜지스터(도시되지 않음) 등과 같은 하부 구조물을 갖는 반도체 기판(40)을 마련한다. 이때, 반도체 기판(40)의 최상부에는 평탄한 표면을 갖는 제1절연막(41)이 형성되어 있다. 즉, 최상부에 제1절연막(41)을 갖고, 그 하부에 트랜지스터 등과 같은 구조물을 갖는 반도체 기판(40)을 마련하는 것이다. 이때, 상기 제1절연막(41)은 층간 절연막으로서 비피에스지(BPSG)막, 고밀도 플라즈마 산화막 등을 포함한다. 이어서, 상기 제1절연막(41) 상에 알루미늄으로 이루어지는 금속막을 형성한다. 그리고, 사진 식각 공정을 형성하여 상기 금속막을 패터닝한다. 이에 따라, 상기 제1절연막(41) 상에 제1금속막 패턴(42a)이 형성된다. 이때, 하부 구조물과의 전기적 연결을 위한 금속 배선(42b)도 함께 형성된다. 여기서는 금속 배선에 대한 설명을 생략하기로 한다.Referring to FIG. 4A, a semiconductor substrate 40 having a lower structure such as a transistor (not shown) is provided. At this time, a first insulating film 41 having a flat surface is formed on the top of the semiconductor substrate 40. That is, the semiconductor substrate 40 having the first insulating film 41 at the uppermost portion and having a structure such as a transistor at the lower portion thereof is provided. In this case, the first insulating film 41 may include a BPSG film, a high density plasma oxide film, and the like as an interlayer insulating film. Subsequently, a metal film made of aluminum is formed on the first insulating film 41. Then, a photolithography process is formed to pattern the metal film. Accordingly, the first metal film pattern 42a is formed on the first insulating film 41. At this time, the metal wire 42b for electrical connection with the lower structure is also formed. Here, description of the metal wiring will be omitted.
이어서, 상기 제1금속막 패턴(42a)을 갖는 제1절연막(41) 상에 제2절연막(43)을 형성한다. 상기 제2절연막(43)도 층간 절연막으로서 비피에스지막, 고밀도 플라즈마 산화막 등을 포함한다. 계속해서, 상기 제2절연막(43) 상에 식각 정지막으로서의 질화막(44)을 형성한다.Subsequently, a second insulating layer 43 is formed on the first insulating layer 41 having the first metal layer pattern 42a. The second insulating film 43 also includes a BP film, a high density plasma oxide film, and the like as an interlayer insulating film. Subsequently, a nitride film 44 as an etch stop film is formed on the second insulating film 43.
그리고, 상기 질화막(44) 상에 제3절연막을 형성한다. 이때, 상기 제3절연막도 층간 절연막으로서 비피에스지(BPSG)막, 고밀도 플라즈마 산화막 등을 포함한다. 이어서, 상기 제3절연막을 패터닝하여 트렌치를 형성한다. 즉, 상기 패터닝을 실시하여 상기 제3절연막을 트렌치를 갖는 제3절연막 패턴(45)으로 형성하는 것이다. 이때, 상기 트렌치는 그 하부에 제1금속막 패턴(42a)이 형성되어 있는 부분에 위치하도록 형성한다. 또한, 상기 트렌치를 형성하기 위한 식각에서는 질화막(44)이 식각을 정지시키는 기능을 갖는다. 이때, 상기 식각의 정지는 제3절연막과의 식각비를 이용함으로서 달성된다. 그리고, 상기 트렌치에 강자성체 물질로서 Fe가 충분히 매립되도록 제3절연막 패턴(45) 상에 Fe를 포함하는 박막을 형성한다. 이어서, 상기 제3절연막 패턴(45)의 표면이 노출되도록 연마를 실시한다. 이때, 상기 연마는 화학기계적 연마 또는 전면 식각에 의해 달성된다. 이와 같이, 상기 연마를 실시함으로서 상기 트렌치 내에만 Fe 물질이 필링된다. 즉, 상기 트렌치 내에 Fe 물질로 이루어진 전자기 유도부(46)가 형성되는 것이다.A third insulating film is formed on the nitride film 44. In this case, the third insulating film also includes a BPSG film, a high density plasma oxide film, and the like as an interlayer insulating film. Subsequently, the third insulating layer is patterned to form trenches. That is, the patterning is performed to form the third insulating film as the third insulating film pattern 45 having the trench. In this case, the trench is formed at a portion where the first metal film pattern 42a is formed. In addition, in the etching for forming the trench, the nitride film 44 has a function of stopping the etching. In this case, the stopping of the etching is achieved by using an etching ratio with the third insulating layer. In addition, a thin film including Fe is formed on the third insulating layer pattern 45 to sufficiently fill Fe as a ferromagnetic material in the trench. Subsequently, polishing is performed to expose the surface of the third insulating film pattern 45. At this time, the polishing is accomplished by chemical mechanical polishing or full surface etching. As such, the polishing of the Fe material fills only the trench. That is, the electromagnetic induction part 46 made of Fe material is formed in the trench.
도 4b를 참조하면, 전자기 유도부(46)를 갖는 제3절연막 패턴(45) 상에 제4절연막(47)을 형성한다. 상기 제4절연막(47)도, 마찬가지로, 층간 절연막으로서 비피에스지막, 고밀도 플라즈마 산화막 등을 포함한다. 이어서, 상기 제4절연막(47), 제3절연막 패턴(45), 식각 정지막(44) 및 제2절연막(43)을 순차적으로 식각하여 제1금속막 패턴(42a)의 표면 일부가 노출되는 콘택홀을 형성한다. 그리고, 상기 콘택홀 내에 텅스텐이 충분하게 필링되도록 상기 제4절연막(47) 상에 텅스텐으로 이루어지는 박막을 형성한다. 그리고, 상기 제4절연막(47)의 표면이 노출될 때까지 상기 박막을 연마한다. 이때, 상기 연마는 화학기계적 연마 또는 전면 식각 등에 의해 달성된다. 이에 따라, 상기 콘택홀 내에만 텅스텐이 충분하게 필링된 콘택 구조물(48)이 형성된다.Referring to FIG. 4B, a fourth insulating layer 47 is formed on the third insulating layer pattern 45 having the electromagnetic induction unit 46. Similarly, the fourth insulating film 47 also includes a BP film, a high density plasma oxide film, and the like as the interlayer insulating film. Subsequently, the fourth insulating layer 47, the third insulating layer pattern 45, the etch stop layer 44, and the second insulating layer 43 are sequentially etched to expose a portion of the surface of the first metal layer pattern 42a. A contact hole is formed. A thin film of tungsten is formed on the fourth insulating layer 47 to sufficiently fill tungsten in the contact hole. The thin film is polished until the surface of the fourth insulating film 47 is exposed. In this case, the polishing is achieved by chemical mechanical polishing or full surface etching. As a result, a contact structure 48 having sufficient tungsten filling is formed only in the contact hole.
도 4c를 참조하면, 상기 콘택 구조물(48)을 갖는 제4절연막(47) 상에 알루미늄으로 이루어지는 금속막을 형성한다. 그리고, 사진 식각 공정을 형성하여 상기 금속막을 패터닝한다. 이에 따라, 상기 제4절연막(47) 상에 제2금속막 패턴(49)이 형성된다. 이때, 상기 제2금속막 패턴(49)은 상기 콘택 구조물(48)과 연결되도록 패터닝한다. 그리고, 상기 제2금속막 패턴(49)을 갖는 제4절연막(47) 상에 제5절연막(50)을 형성하고, 후속 공정을 계속적으로 실시한다.Referring to FIG. 4C, a metal film made of aluminum is formed on the fourth insulating film 47 having the contact structure 48. Then, a photolithography process is formed to pattern the metal film. Accordingly, a second metal film pattern 49 is formed on the fourth insulating film 47. In this case, the second metal film pattern 49 is patterned to be connected to the contact structure 48. Then, a fifth insulating film 50 is formed on the fourth insulating film 47 having the second metal film pattern 49, and subsequent steps are continuously performed.
이와 같이, 제2실시예에 의하면, 트랜지스터 등과 같은 하부 구조물을 갖는 반도체 기판(40) 상에, 도 5에 도시된 바와 같이, 제1금속막 패턴(42a), 콘택 구조물(48), 제2금속막 패턴(49) 및 전자기 유도를 위하여 강자성체 물질을 포함하는 전자기 유도부(46)로 이루어지는 인덕터를 형성할 수 있다. 즉, 단일 칩 상에 반도체 소자 뿐만 아니라 전자기 유도가 가능한 인덕터를 형성할 수 있는 것이다. 이와 같이, 상기 전자기 유도의 기능을 갖도록 인덕터를 형성함으로서 전하 펌핑 방식에서 펌핑을 위하여 소모하던 전하가 필요없어 동작 파워를 감소시킬 수 있다. 즉, 저전력을 요구하는 반도체 장치의 제조가 가능한 것이다. 또한, 제2실시예도 제1실시예와 마찬가지로 인덕터를 갖는 단일 칩의 구조를 용이하게 형성할 수 있다.As described above, according to the second embodiment, as illustrated in FIG. 5, the first metal film pattern 42a, the contact structure 48, and the second structure are formed on the semiconductor substrate 40 having the lower structure such as a transistor. An inductor including the metal film pattern 49 and the electromagnetic induction part 46 including the ferromagnetic material for electromagnetic induction may be formed. In other words, it is possible to form an inductor capable of electromagnetic induction as well as a semiconductor device on a single chip. As such, by forming the inductor to have the function of electromagnetic induction, the charge that is consumed for pumping in the charge pumping method is not required, thereby reducing the operating power. In other words, it is possible to manufacture a semiconductor device requiring low power. Also, the second embodiment can easily form the structure of a single chip having an inductor like the first embodiment.
이와 같이, 본 발명에 의하면, 반도체 장치의 단일 칩 내부에 인덕터를 형성할 수 있다. 즉, 일반적인 회로의 모든 구성 요소인 L-R-C 회로를 단일 칩으로 형성할 수 있는 것이다. 또한, 텅스텐, 알루미늄, 구리 등과 같은 금속 물질을 이용하여 인덕터를 형성하기 때문에 온도 변화에 따른 기능의 저하를 줄일 수 있다.As described above, according to the present invention, an inductor can be formed inside a single chip of a semiconductor device. That is, L-R-C circuits, which are all components of a general circuit, can be formed as a single chip. In addition, since the inductor is formed using a metal material such as tungsten, aluminum, copper, or the like, deterioration in function due to temperature change can be reduced.
따라서, 본 발명은 별도 기판에 인덕터를 형성하여 연결하지 않고, 하나의 기판 상에 반도체 장치 및 인덕터를 동시에 형성할 수 있기 때문에 단일 칩을 용이하게 구성할 수 있다. 때문에, 반도체 장치의 제조에 따른 신뢰도가 향상되는 효과를 기대할 수 있다. Accordingly, the present invention can easily form a single chip because the semiconductor device and the inductor can be formed simultaneously on one substrate without forming and connecting the inductor to a separate substrate. Therefore, the effect that the reliability by manufacture of a semiconductor device improves can be anticipated.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.
도 1a 내지 도 1c는 본 발명의 제1실시예에 따른 반도체 인덕터의 제조 방법을 설명하기 위한 평면도들이다.1A to 1C are plan views illustrating a method of manufacturing a semiconductor inductor according to a first embodiment of the present invention.
도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 반도체 인덕터의 제조 방법을 설명하기 위한 단면도들이다.2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor inductor according to a first embodiment of the present invention.
도 3은 본 발명의 제1실시예의 방법에 따라 제조한 인덕터를 나타내는 개략적인 도면이다.3 is a schematic diagram showing an inductor manufactured according to the method of the first embodiment of the present invention.
도 4a 내지 도 4c는 본 발명의 제2실시예에 따른 반도체 인덕터의 제조 방법을 설명하기 위한 단면도들이다.4A to 4C are cross-sectional views illustrating a method of manufacturing a semiconductor inductor according to a second embodiment of the present invention.
도 5는 본 발명의 제2실시예의 방법에 따라 제조한 인덕터를 나타내는 개략적인 평면도이다.5 is a schematic plan view showing an inductor manufactured according to the method of the second embodiment of the present invention.
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