KR100596779B1 - semiconductor inductor and method for forming the same - Google Patents

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Abstract

반도체 인덕터 및 그의 제조 방법이 개시된다. 하부 구조물을 갖는 반도체 기판 상에 서로 분리된 제1금속막 패턴과 제2금속막 패턴을 형성하고, 상기 제1금속막 패턴과 제2금속막 패턴 각각을 노출시키는 제1콘택홀과 제2콘택홀 각각에 전기적 도통이 가능한 물질을 충분하게 필링시킨 제1콘택 구조물과 제2콘택 구조물을 형성한 후, 상기 제1콘택 구조물과 제2콘택 구조물 각각과 연결이 이루어지도록 상기 제2절연막 패턴 상에 제3금속막 패턴과 제4금속막 패턴을 형성한다. 이에 따라, 상기 제1금속막 패턴, 제1콘택 구조물 및 제3금속막 패턴으로 이루어지는 제1반도체 인덕터 및 상기 제1반도체 인덕터가 형성된 반도체 기판의 동일 영역 내에 상기 제1반도체 인덕터와 서로 엇갈리게 형성되고, 제2금속막 패턴, 제2콘택 구조물 및 제4금속막 패턴으로 이루어지는 제2반도체 인덕터를 얻는다.A semiconductor inductor and a method of manufacturing the same are disclosed. A first contact hole and a second contact forming a first metal layer pattern and a second metal layer pattern separated from each other on a semiconductor substrate having a lower structure, and exposing the first metal layer pattern and the second metal layer pattern, respectively. After the first contact structure and the second contact structure are formed to sufficiently fill the electrically conductive material in each of the holes, the first contact structure and the second contact structure are formed on the second insulating layer pattern so as to be connected to each of the first contact structure and the second contact structure. A third metal film pattern and a fourth metal film pattern are formed. Accordingly, the first semiconductor inductor including the first metal film pattern, the first contact structure, and the third metal film pattern is alternately formed with the first semiconductor inductor in the same region of the semiconductor substrate on which the first semiconductor inductor is formed. And a second semiconductor inductor comprising a second metal film pattern, a second contact structure, and a fourth metal film pattern.

Description

반도체 인덕터와 그의 제조 방법{semiconductor inductor and method for forming the same}Semiconductor inductor and method for manufacturing same

도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 인덕터를 제조하는 방법을 나타내는 평면도들이다.1A to 1C are plan views illustrating a method of manufacturing a semiconductor inductor according to an embodiment of the present invention.

도 2는 도 1a 내지 도 1c의 방법에 따라 형성한 본 발명의 반도체 인덕터를 나타내는 구성도이다.FIG. 2 is a block diagram illustrating a semiconductor inductor of the present invention formed by the method of FIGS. 1A to 1C.

도 3은 본 발명의 다른 실시예에 따른 반도체 인덕터를 제조하는 방법을 나타내는 평면도이다.3 is a plan view illustrating a method of manufacturing a semiconductor inductor according to another exemplary embodiment of the present invention.

본 발명은 반도체 인덕터 및 그의 제조 방법에 관한 것으로서, 보다 상세하게는 솔레노이드 구조를 갖는 인덕터 코일의 반도체 인덕터 및 이를 형성하기 위한 방법에 관한 것이다.The present invention relates to a semiconductor inductor and a manufacturing method thereof, and more particularly, to a semiconductor inductor of an inductor coil having a solenoid structure and a method for forming the same.

최근 들어 RF 대역에서 사용되는 혼재 신호 회로(Mixed Signal Circuit)가 실리콘 베이스(Silicon Base)의 반도체 기판 상에 형성되는 추세이며, 이러한 회로는 기본적인 수동-레지스터(Passive-Resistor), 커패시터(Capacitor), 인덕터(Inductor) 등이 사용된다.Recently, mixed signal circuits used in the RF band have been formed on a silicon base semiconductor substrate, and these circuits have a basic passive-resistor, capacitor, Inductors and the like are used.

이중 실리콘 베이스로 제작되는 인덕터에 대한 예들은 미합중국 특허 6,008,102호(issued to Ju) 및 미합중국 특허 6,015,742호(issued to Alford et al.) 등에 개시되어 있다.Examples of inductors fabricated from double silicon bases are disclosed in US Pat. No. 6,008,102 issued to Ju and US Pat. No. 6,015,742 issued to Alford et al.

여기서, 트랜지스터 등과 같은 소자가 형성된 반도체 장치에 인덕터 등과 같은 회로가 필요한 경우에는 외부의 별도 기판 상에 인덕터를 형성하고, 이를 서로 연결하는 구성을 갖는다. 즉, 하나의 제품을 구성하기 위하여 소자가 형성된 반도체 장치 이외에도 별도 기판에 추가적으로 회로를 구성하는 것이다. 때문에, 종래에는 인덕터와 같은 회로를 갖는 경우 단일 칩의 구성이 용이하지 않다. 이를 극복하기 위하여 최근에는 신호의 위상 전위를 위한 회로를 커패시터를 이용하여 단일 칩의 구성에 적용하기도 하지만 온도 등의 변화에 영향을 많이 받기 때문에 그 적용이 용이하지 않다. 또한, 반도체 장치의 제조 공정이 성장, 적층, 식각 등과 같은 방사형 공정과 이온 주입 등과 같은 단방향 공정이 주류를 이루고 있기 때문에 나선형의 인덕터에 제조가 용이하지 않다.Here, when a circuit such as an inductor is required in a semiconductor device in which an element such as a transistor is formed, an inductor is formed on an external separate substrate and has a configuration of connecting the inductor. That is, in addition to the semiconductor device in which the element is formed to constitute one product, a circuit is additionally configured on a separate substrate. Therefore, conventionally, when a circuit such as an inductor has a single chip configuration, it is not easy. In order to overcome this, recently, a circuit for phase potential of a signal is applied to a single chip using a capacitor, but it is not easy to apply because it is affected by changes in temperature and the like. In addition, the manufacturing of semiconductor devices is not easy to manufacture in a spiral inductor because the radial processes such as growth, lamination, etching and the like, and unidirectional processes such as ion implantation are mainstream.

이와 같이, 종래에는 인덕터와 같은 회로를 요구하는 제품의 경우 단일 칩의 구성이 용이하지 않은 문제점을 갖는다.As described above, in the case of a product requiring a circuit such as an inductor, a single chip configuration is not easy.

본 발명의 제1목적은, 트랜지스터 등과 같은 하부 구조물을 갖는 반도체 기판 상에 인덕터를 형성하기 위한 방법을 제공하는데 있다.It is a first object of the present invention to provide a method for forming an inductor on a semiconductor substrate having a substructure such as a transistor or the like.

본 발명의 제2목적은, 트랜지스터 등과 같은 하부 구조물을 갖는 반도체 기 판 상에 형성된 인덕터를 제공하는데 있다.A second object of the present invention is to provide an inductor formed on a semiconductor substrate having a substructure such as a transistor.

상기 목적을 달성하기 위한 본 발명의 인덕터 제조 방법은,Inductor manufacturing method of the present invention for achieving the above object,

최상부에 제1절연막으로 이루어진 하부 구조물을 갖는 반도체 기판을 마련하는 단계;Providing a semiconductor substrate having a lower structure formed of a first insulating layer on an uppermost portion thereof;

상기 반도체 기판의 제1절연막 상에 서로 분리된 제1금속막 패턴과 제2금속막 패턴을 형성하는 단계;Forming a first metal film pattern and a second metal film pattern separated from each other on a first insulating film of the semiconductor substrate;

상기 제1금속막 패턴과 제2금속막 패턴을 갖는 제1절연막 상에 상기 제1금속막 패턴과 제2금속막 패턴 각각을 노출시키는 제1콘택홀과 제2콘택홀을 갖는 제2절연막 패턴을 형성하는 단계;A second insulating layer pattern having a first contact hole and a second contact hole exposing the first metal layer pattern and the second metal layer pattern on the first insulating layer having the first metal layer pattern and the second metal layer pattern Forming a;

상기 제1콘택홀과 제2콘택홀 각각에 전기적 도통이 가능한 물질을 충분하게 필링시킨 제1콘택 구조물과 제2콘택 구조물을 형성하는 단계; 및Forming a first contact structure and a second contact structure, each of the first contact hole and the second contact hole, in which sufficient conductive material is filled; And

상기 제1콘택 구조물과 제2콘택 구조물 각각과 연결이 이루어지도록 상기 제2절연막 패턴 상에 제3금속막 패턴과 제4금속막 패턴을 형성하는 단계를 포함한다.Forming a third metal layer pattern and a fourth metal layer pattern on the second insulating layer pattern so as to be connected to each of the first contact structure and the second contact structure.

그리고, 상기 제2목적을 달성하기 위한 본 발명의 반도체 인덕터는,In addition, the semiconductor inductor of the present invention for achieving the second object,

상기 방법에 따른 공정을 실시함으로서 반도체 기판 상에 형성되고, 제1금속막 패턴, 제1콘택 구조물 및 제3금속막 패턴으로 이루어지는 제1반도체 인덕터; 및A first semiconductor inductor formed on the semiconductor substrate by performing the process according to the method, the first semiconductor inductor comprising a first metal film pattern, a first contact structure, and a third metal film pattern; And

상기 제1반도체 인덕터가 형성된 반도체 기판의 동일 영역 내에 상기 제1반도체 인덕터와 서로 엇갈리게 형성되고, 제2금속막 패턴, 제2콘택 구조물 및 제4금 속막 패턴으로 이루어지는 제2반도체 인덕터를 포함한다.And a second semiconductor inductor formed to be alternate with the first semiconductor inductor in the same region of the semiconductor substrate on which the first semiconductor inductor is formed, and including a second metal layer pattern, a second contact structure, and a fourth metal layer pattern.

따라서, 본 발명은 회로 구성상 인덕턱를 필요로 하는 경우 별도 기판을 사용하지 않기 때문에 단일 칩의 전자 제품을 용이하게 얻을 수 있다. 즉, L-R-C의 회로를 반도체 장치 내부에 용이하게 형성할 수 있는 것이다. 아울러, 본 발명은 동일한 공간 내에 제1인덕터와 제2인덕터를 함께 형성함으로서 솔레노이드 내부의 자속이 서로 공유한다. 때문에, 보다 효율적인 인덕터의 제공이 가능하다.Therefore, the present invention can easily obtain a single chip electronic product because no separate substrate is used when an inductance is required for the circuit configuration. That is, the circuit of L-R-C can be easily formed inside a semiconductor device. In addition, the present invention forms the first inductor and the second inductor together in the same space by sharing the magnetic flux inside the solenoid. Therefore, it is possible to provide a more efficient inductor.

이하, 본 발명을 보다 상세하게 설명하기로 한다.Hereinafter, the present invention will be described in more detail.

반도체 기판을 마련한다. 이때, 반도체 기판 상에는 트렌지스터 등과 같은 하부 구조물이 형성되어 있다. 또한, 반도체 기판의 최상부에는 절연을 위한 제1절연막이 형성되어 있다. 그리고, 후속 공정을 계속적으로 진행하여 본 발명의 인덕터 이외에도 원하는 구조물을 얻을 수 있다.A semiconductor substrate is prepared. At this time, a lower structure such as a transistor is formed on the semiconductor substrate. In addition, a first insulating film for insulation is formed on the top of the semiconductor substrate. In addition, the subsequent process may be continued to obtain a desired structure in addition to the inductor of the present invention.

이어서, 반도체 기판의 제1절연막 상에 제1금속막 패턴과 제2금속막 패턴을 형성한다. 이때, 상기 제1금속막 패턴과 제2금속막 패턴은 서로 연결되지 않는 구성을 갖는다. 즉, 전기적으로 서로 분리된 구성을 갖도록 형성한다. 따라서, 상기 제1금속막 패턴과 제2금속막 패턴은 금속막을 적층하는 공정과 상기 금속막을 패터닝하는 사진 식각 공정을 수행함으로서 얻을 수 있다. 이때, 제1금속막 패턴과 제2금속막 패턴 즉, 금속막은 저항 등을 고려하여 텅스텐, 알루미늄, 구리, 코발트, 니켈, 티타늄 등과 같은 물질을 이용하여 형성하는 것이 바람직하다. 그리고, 제1금속막 패턴을 형성하기 위한 물질들은 단독으로 사용하는 것이 바람직하지만, 둘 이상을 혼합하여 사용할 수도 있다.Subsequently, a first metal film pattern and a second metal film pattern are formed on the first insulating film of the semiconductor substrate. In this case, the first metal film pattern and the second metal film pattern are not connected to each other. That is, it is formed to have a configuration that is electrically separated from each other. Therefore, the first metal layer pattern and the second metal layer pattern may be obtained by performing a process of laminating a metal layer and a photolithography process of patterning the metal layer. In this case, the first metal layer pattern and the second metal layer pattern, that is, the metal layer may be formed using a material such as tungsten, aluminum, copper, cobalt, nickel, titanium, etc. in consideration of resistance. The materials for forming the first metal film pattern may be used alone, but two or more may be used in combination.

계속해서, 상기 제1금속막 패턴과 제2금속막 패턴을 갖는 제1절연막 상에 제2절연막 패턴을 형성한다. 상기 제2절연막 패턴은 제1금속막 패턴의 일부를 노출시키는 제1콘택홀과 제2금속막 패턴의 일부를 노출시키는 제2콘택홀을 갖는다. 상기 제2절연막 패턴은 제2절연막을 적층하는 공정과, 제1콘택홀과 제2콘택홀을 형성하기 위하여 상기 제2절연막을 패터닝하는 사진 식각 공정을 실시함으로서 얻는다.Subsequently, a second insulating film pattern is formed on the first insulating film having the first metal film pattern and the second metal film pattern. The second insulating layer pattern has a first contact hole exposing a portion of the first metal layer pattern and a second contact hole exposing a portion of the second metal layer pattern. The second insulating layer pattern is obtained by laminating a second insulating layer and performing a photolithography process of patterning the second insulating layer to form a first contact hole and a second contact hole.

그리고, 상기 제1콘택홀과 제2콘택홀 각각에 전기적 도통이 가능한 물질을 충분하게 필링시킨다. 이에 따라, 제1금속막 패턴과 전기적으로 연결된 제1콘택 구조물 및 제2금속막 패턴과 전기적으로 연결된 제2콘택 구조물이 형성된다. 여기서, 상기 제1콘택 구조물과 제2콘택 구조물을 형성하기 위한 물질은 상기 제1콘택홀과 제2콘택홀의 종횡비에 따른 필링 특성과 저항 등을 고려하여 텅스텐, 알루미늄, 구리, 코발트, 니켈, 티타늄 등과 같은 물질 중에서 선택하는 것이 바람직하다. 그리고, 상기 콘택 구조물을 형성하기 위한 물질들은 단독으로 사용하는 것이 바람직하지만, 둘 이상을 혼합하여 사용할 수도 있다.In addition, a sufficient amount of electrically conductive material is filled in each of the first contact hole and the second contact hole. Accordingly, a first contact structure electrically connected to the first metal film pattern and a second contact structure electrically connected to the second metal film pattern are formed. Here, the material for forming the first contact structure and the second contact structure is tungsten, aluminum, copper, cobalt, nickel, titanium in consideration of the peeling characteristics and resistance according to the aspect ratio of the first contact hole and the second contact hole. It is preferable to select from materials such as the like. In addition, the materials for forming the contact structure are preferably used alone, but may be used by mixing two or more thereof.

이어서, 상기 제1콘택 구조물과 제2콘택 구조물을 갖는 제2절연막 패턴 상에 제3금속막 패턴과 제4금속막 패턴을 형성한다. 이때, 상기 제3금속막 패턴은 상기 제1콘택 구조물과 연결이 이루어지도록 형성하고, 상기 제4금속막 패턴은 상기 제2콘택 구조물과 연결이 이루어지도록 형성한다. 이 경우에도, 상기 제1금속막 패턴과 제2금속막 패턴의 형성에서와 마찬가지로, 금속막을 적층하는 공정과 상기 금속막을 패터닝하는 사진 식각 공정을 실시한다. 아울러, 상기 제3금속막 패턴과 제4금속막 패턴은 서로 연결되지 않는 구성 즉, 전기적으로 서로 분리된 구성을 갖도록 형성한다. 이때, 제3 및 제4 금속막 패턴 즉, 금속막은 저항 등을 고려하여 텅스텐, 알루미늄, 구리, 코발트, 니켈, 티타늄 등과 같은 물질을 이용하여 형성하는 것이 바람직하다. 그리고, 제3 및 제4 금속막 패턴을 형성하기 위한 물질들은 단독으로 사용하는 것이 바람직하지만, 둘 이상을 혼합하여 사용할 수도 있다.Subsequently, a third metal film pattern and a fourth metal film pattern are formed on the second insulating film pattern having the first contact structure and the second contact structure. In this case, the third metal film pattern is formed to be connected to the first contact structure, and the fourth metal film pattern is formed to be connected to the second contact structure. Also in this case, a process of laminating a metal film and a photolithography process of patterning the metal film are performed as in the formation of the first metal film pattern and the second metal film pattern. In addition, the third metal film pattern and the fourth metal film pattern are formed to have a configuration that is not connected to each other, that is, electrically separated from each other. In this case, the third and fourth metal film patterns, that is, the metal film may be formed using a material such as tungsten, aluminum, copper, cobalt, nickel, or titanium in consideration of resistance. In addition, the materials for forming the third and fourth metal film patterns may be used alone, but two or more may be used in combination.

따라서, 반도체 기판의 내에는 제1금속막 패턴과 제1콘택 구조물 및 제3금속막 패턴을 포함하고, 이들이 전기적으로 연결되는 제1반도체 인더터와 제2금속막 패턴과 제2콘택 구조물 및 제4금속막 패턴을 포함하고, 이들이 전기적으로 연결되는 제2반도체 인더터가 형성된다. 특히, 상기 제1반도체 인덕터와 제2반도체 인덕터는 동일 공간 내에 마련된다. 이때, 상기 제1반도체 인덕터와 제2반도체 인덕터를 서로 엇갈리게 형성함으로서 동일 공간 내에 마련할 수 있다.Accordingly, the semiconductor substrate includes a first metal film pattern, a first contact structure, and a third metal film pattern, wherein the first semiconductor inductor, the second metal film pattern, the second contact structure, and the first metal film pattern are electrically connected to each other. A second semiconductor inductor is formed which includes a four metal film pattern and to which they are electrically connected. In particular, the first semiconductor inductor and the second semiconductor inductor are provided in the same space. In this case, the first semiconductor inductor and the second semiconductor inductor may be alternately formed in the same space.

이와 같이, 본 발명은 반도체 기판 상에 제1인덕터와 제2인덕터로 이루어진 인덕터를 형성함으로서 일반적인 회로의 모든 구성 요소인 L-R-C 회로를 반도체 장치의 내부에 형성할 수 있다. 특히, 트랜지스터 상에 커패시터를 형성하는 구조의 디램의 경우에는 상기 인덕터를 형성하여도 디램의 형태를 그대로 유지할 수 있다.As described above, according to the present invention, an L-R-C circuit, which is all components of a general circuit, may be formed in a semiconductor device by forming an inductor including a first inductor and a second inductor on a semiconductor substrate. In particular, in the case of a DRAM having a structure in which a capacitor is formed on a transistor, even when the inductor is formed, the form of the DRAM may be maintained as it is.

또한, 상기 인덕터의 형성에서는 상기 제1금속막 패턴과 제3금속막 패턴 사이 그리고 제2금속막 패턴과 제4금속막 패턴 사이에 강자성체 물질로 이루어지는 전자기 유도부를 더 형성할 수 있다. 이와 같이, 상기 전자기 유도부를 형성함으로서 전자기 유도를 얻을 수 있고, 이를 통하여 동작을 위한 파워의 감소를 기대할 수 있다. 그리고, 상기 전자기 유도부의 형성에서는 절연막의 적층 공정과, 절연막 에 트렌치를 형성하는 사진 식각 공정 및 트렌치 내에 강자성체 물질을 필링시키는 공정 등을 실시한다. 여기서, 상기 강자성체 물질은 Fe, Co, Ni, 실리콘-iron 등을 선택하는 것이 바람직하다. 그리고, 상기 물질들을 단독으로 사용하는 것이 바람직하지만, 둘 이상을 혼합하여 사용할 수도 있다.In the formation of the inductor, an electromagnetic induction part made of a ferromagnetic material may be further formed between the first metal layer pattern and the third metal layer pattern and between the second metal layer pattern and the fourth metal layer pattern. As such, by forming the electromagnetic induction part, electromagnetic induction can be obtained, and through this, a reduction in power for operation can be expected. In the formation of the electromagnetic induction part, a process of laminating an insulating film, a photolithography process of forming a trench in the insulating film, a process of filling a ferromagnetic material in the trench, and the like are performed. Here, the ferromagnetic material is preferably selected from Fe, Co, Ni, silicon-iron and the like. In addition, although it is preferable to use the said substances independently, you may mix and use two or more.

이와 같이, 본 발명은 전자기 유도를 위한 인덕터의 제조도 충분히 가능하다. 따라서, 보다 효율적인 단일 칩의 구성을 갖는 인덕터의 제조가 가능하다. 아울러, 동일 공간 내에 두 개의 인덕터를 함께 마련할 수 있으므로 보다 높은 효율을 갖는 인덕터를 제공할 수 있다.As such, the present invention is also sufficiently capable of manufacturing an inductor for electromagnetic induction. Thus, it is possible to manufacture an inductor having a more efficient single chip configuration. In addition, since two inductors may be provided together in the same space, an inductor having higher efficiency may be provided.

(실시예)(Example)

이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 대해서 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 인덕터를 제조하는 방법을 나타내는 평면도들이다.1A to 1C are plan views illustrating a method of manufacturing a semiconductor inductor according to an embodiment of the present invention.

도 1a를 참조하면, 트랜지스터(도시되지 않음) 등과 같은 하부 구조물을 갖는 반도체 기판(10)을 마련한다. 이때, 반도체 기판(10)의 최상부에는 평탄한 표면을 갖는 제1절연막이 형성된다. 즉, 최상부에 제1절연막을 갖고, 그 하부에 트랜지스터 등과 같은 구조물을 갖는 반도체 기판(10)을 마련하는 것이다. 아울러, 상기 제1절연막은 층간 절연막으로서 비피에스지(BPSG)막, 고밀도 플라즈마 산화막 등을 포함한다. 이어서, 상기 제1절연막 상에 알루미늄으로 이루어지는 금속막을 형성한다. 그리고, 사진 식각 공정을 형성하여 상기 금속막을 패터닝한다. 이에 따라, 상 기 제1절연막 상에 제1금속막 패턴(12a)과 제2금속막 패턴(12b)이 형성된다. 이때, 하부 구조물과의 전기적 연결을 위한 금속 배선도 함께 형성된다. 여기서는 금속 배선에 대한 설명을 생략하기로 한다.Referring to FIG. 1A, a semiconductor substrate 10 having a lower structure such as a transistor (not shown) is provided. At this time, a first insulating film having a flat surface is formed on the top of the semiconductor substrate 10. That is, the semiconductor substrate 10 having a first insulating film on the uppermost portion and a structure such as a transistor is provided below. In addition, the first insulating film may include a BPSG film, a high density plasma oxide film, and the like as an interlayer insulating film. Subsequently, a metal film made of aluminum is formed on the first insulating film. Then, a photolithography process is formed to pattern the metal film. Accordingly, the first metal film pattern 12a and the second metal film pattern 12b are formed on the first insulating film. At this time, the metal wiring for the electrical connection with the lower structure is also formed. Here, description of the metal wiring will be omitted.

도 1b를 참조하면, 상기 제1금속막 패턴(12a)과 제2금속막 패턴(12b)을 갖는 제1절연막 상에 제2절연막을 형성한다. 상기 제2절연막도 층간 절연막으로서 비피에스지막, 고밀도 플라즈마 산화막 등을 포함한다. 그리고, 사진 식각 공정을 실시하여 상기 제2절연막을 제1콘택홀과 제2콘택홀을 갖는 제2절연막 패턴으로 형성한다. 이때, 상기 제1콘택홀에 의해 노출되는 부분은 제1금속막 패턴(12a)의 표면이고, 상기 제2콘택홀에 의해 노출되는 부분은 제2금속막 패턴(12b)의 표면이다. 이어서, 상기 제1콘택홀과 제2콘택홀 각각의 내부에 텅스텐이 충분하게 필링되도록 상기 제2절연막 패턴상에 텅스텐으로 이루어지는 박막을 형성한다. 그리고, 상기 제2절연막 패턴의 표면이 노출될 때까지 상기 박막을 연마한다. 이때, 상기 연마는 화학기계적 연마 또는 전면 식각 등에 의해 달성된다. 이에 따라, 상기 제1콘택홀과 제2콘택홀 각각의 내부에만 텅스텐이 충분하게 필링된 제1콘택 구조물(14a)과 제2콘택 구조물(14b)이 형성된다.Referring to FIG. 1B, a second insulating film is formed on the first insulating film having the first metal film pattern 12a and the second metal film pattern 12b. The second insulating film also includes a BPS film, a high density plasma oxide film, and the like as an interlayer insulating film. In addition, a photolithography process is performed to form the second insulating layer as a second insulating layer pattern having a first contact hole and a second contact hole. In this case, the portion exposed by the first contact hole is the surface of the first metal film pattern 12a, and the portion exposed by the second contact hole is the surface of the second metal film pattern 12b. Subsequently, a thin film of tungsten is formed on the second insulating layer pattern so that tungsten is sufficiently filled in each of the first contact hole and the second contact hole. The thin film is polished until the surface of the second insulating film pattern is exposed. In this case, the polishing is achieved by chemical mechanical polishing or full surface etching. Accordingly, the first contact structure 14a and the second contact structure 14b in which tungsten is sufficiently filled in each of the first contact hole and the second contact hole are formed.

도 1c를 참조하면, 상기 제2절연막 패턴 상에 알루미늄으로 이루어지는 금속막을 형성한다. 그리고, 사진 식각 공정을 형성하여 상기 금속막을 패터닝한다. 이에 따라, 상기 제2절연막 패턴 상에 제3금속막 패턴(16a)과 제4금속막 패턴(16b)이 형성된다. 이때, 상기 제3금속막 패턴(16a)은 상기 제1콘택 구조물(14a)과 연결되도록 패터닝하고, 상기 제4금속막 패턴(16b)은 상기 제2콘택 구조물(14b)과 연결되 도록 패터닝한다.Referring to FIG. 1C, a metal film made of aluminum is formed on the second insulating film pattern. Then, a photolithography process is formed to pattern the metal film. Accordingly, a third metal film pattern 16a and a fourth metal film pattern 16b are formed on the second insulating film pattern. In this case, the third metal film pattern 16a is patterned to be connected to the first contact structure 14a, and the fourth metal film pattern 16b is patterned to be connected to the second contact structure 14b. .

그리고, 상기 제3금속막 패턴(16a)과 제4금속막 패턴(16b)을 갖는 제2절연막 패턴 상에 제3절연막을 형성하고, 후속 공정을 계속적으로 실시한다.Then, a third insulating film is formed on the second insulating film pattern having the third metal film pattern 16a and the fourth metal film pattern 16b, and subsequent steps are continuously performed.

이와 같이, 상기 실시예에 의하면, 트랜지스터 등과 같은 하부 구조물을 갖는 반도체 기판(10) 상에, 도 2에 도시된 바와 같이, 제1금속막 패턴(12a), 제1콘택 구조물(14a) 및 제3금속막 패턴(16a)으로 이루어지는 제1인덕터(20)와 제2금속막 패턴(12b), 제2콘택 구조물(14b) 및 제4금속막 패턴(16b)으로 이루어지는 제2인덕터(30)를 포함하는 반도체 인덕터를 형성할 수 있다. 즉, 단일 칩 상에 반도체 소자 뿐만 아니라 인덕터를 형성할 수 있는 것이다. 따라서, 상기 실시예는 인덕터를 갖는 단일 칩의 구조를 용이하게 형성할 수 있다. 아울러, 상기 실시예는 동일 공간 내에 두 개의 인덕터를 함께 마련할 수 있다.As described above, according to the embodiment, the first metal film pattern 12a, the first contact structure 14a, and the first metal film pattern 12a may be formed on the semiconductor substrate 10 having a lower structure such as a transistor. The second inductor 30 including the first inductor 20 and the second metal film pattern 12b, the second contact structure 14b, and the fourth metal film pattern 16b may be formed of the three metal film patterns 16a. It can form a semiconductor inductor including. That is, not only the semiconductor device but also the inductor can be formed on a single chip. Thus, the above embodiment can easily form the structure of a single chip having an inductor. In addition, the embodiment may provide two inductors together in the same space.

특히, 반도체 장치의 동작에 필요한 전력 소모 정도를 계산하고, 하기의 식 1을 이용하여 인덕터의 코일 권선비를 설정하고, 그 용량을 결정할 수 있다.In particular, it is possible to calculate the degree of power consumption required for the operation of the semiconductor device, set the coil winding ratio of the inductor by using Equation 1 below, and determine its capacity.

[식 1][Equation 1]

1차 코일의 회전수 : 2차 코일의 회전수 = 1차 코일 양단의 전위차 : 2차 코일 양단의 전위차Rotational speed of primary coil: Rotational speed of secondary coil = Potential difference across primary coil: Potential difference across secondary coil

(1차 코일의 회전수 : 2차 코일의 회전수 = 2차 코일 전류 : 1차 코일 전류)(Rotational speed of primary coil: rotational speed of secondary coil = secondary coil current: primary coil current)

즉, 상기 식 1에 의거하여, 설정된 인덕턱의 코일 권선비를 갖도록 제1인덕터의 제1금속막 패턴, 제1콘택 구조물 및 제3금속막 패턴을 형성하고, 제2인덕터의 제2금속막 패턴, 제2콘택 구조물 및 제4금속막 패턴을 형성할 경우 원하는 용량을 갖는 인덕터의 제조가 충분히 가능하다. 즉, 단일 칩 상에 인덕터의 구현이 가능한 것이다.That is, based on Equation 1, the first metal film pattern, the first contact structure and the third metal film pattern of the first inductor are formed to have the coil winding ratio of the set inductor, and the second metal film pattern of the second inductor In the case of forming the second contact structure and the fourth metal film pattern, it is possible to manufacture an inductor having a desired capacity. That is, the inductor can be implemented on a single chip.

도 3은 본 발명의 다른 실시예에 따른 반도체 인덕터를 제조하는 방법을 나타내는 평면도이다.3 is a plan view illustrating a method of manufacturing a semiconductor inductor according to another exemplary embodiment of the present invention.

도 3을 참조하면, 트랜지스터(도시되지 않음) 등과 같은 하부 구조물을 갖는 반도체 기판(40)을 마련한다. 이때, 반도체 기판(40)의 최상부에는 평탄한 표면을 갖는 제1절연막이 형성된다. 즉, 최상부에 제1절연막을 갖고, 그 하부에 트랜지스터 등과 같은 구조물을 갖는 반도체 기판(40)을 마련하는 것이다. 이때, 상기 제1절연막은 층간 절연막으로서 비피에스지(BPSG)막, 고밀도 플라즈마 산화막 등을 포함한다. 이어서, 상기 제1절연막 상에 알루미늄으로 이루어지는 금속막을 형성한다. 그리고, 사진 식각 공정을 형성하여 상기 금속막을 패터닝한다. 이에 따라, 상기 제1절연막 상에 제1금속막 패턴(42a)과 제2금속막 패턴(42b)이 형성된다. 이때, 하부 구조물과의 전기적 연결을 위한 금속 배선도 함께 형성된다. 여기서는 금속 배선에 대한 설명을 생략하기로 한다.Referring to FIG. 3, a semiconductor substrate 40 having a lower structure such as a transistor (not shown) is provided. At this time, a first insulating film having a flat surface is formed on the top of the semiconductor substrate 40. That is, a semiconductor substrate 40 having a first insulating film on the top and a structure such as a transistor is provided below. In this case, the first insulating film may include a BPSG film, a high density plasma oxide film, and the like as an interlayer insulating film. Subsequently, a metal film made of aluminum is formed on the first insulating film. Then, a photolithography process is formed to pattern the metal film. Accordingly, a first metal film pattern 42a and a second metal film pattern 42b are formed on the first insulating film. At this time, the metal wiring for the electrical connection with the lower structure is also formed. Here, description of the metal wiring will be omitted.

이어서, 상기 제1금속막 패턴(42a)과 제2금속막 패턴(42b)을 갖는 제1절연막 상에 제2절연막을 형성한다. 상기 제2절연막도 층간 절연막으로서 비피에스지막, 고밀도 플라즈마 산화막 등을 포함한다. 계속해서, 상기 제2절연막 상에 식각 정지막으로서의 질화막을 형성한다.Subsequently, a second insulating film is formed on the first insulating film having the first metal film pattern 42a and the second metal film pattern 42b. The second insulating film also includes a BPS film, a high density plasma oxide film, and the like as an interlayer insulating film. Subsequently, a nitride film as an etch stop film is formed on the second insulating film.

그리고, 상기 질화막 상에 제3절연막을 형성한다. 이때, 상기 제3절연막도 층간 절연막으로서 비피에스지(BPSG)막, 고밀도 플라즈마 산화막 등을 포함한다. 이어서, 상기 제3절연막을 패터닝하여 트렌치를 형성한다. 즉, 패터닝을 실시하여 상기 제3절연막을 트렌치를 갖는 제3절연막 패턴으로 형성하는 것이다. 이때, 상기 트렌치는 그 하부에 제1금속막 패턴(42a)과 제2금속막 패턴(42b)이 형성되어 있는 부분에 위치하도록 형성한다. 또한, 상기 트렌치를 형성하기 위한 식각에서는 질화막이 식각을 정지시키는 기능을 갖는다. 이때, 상기 식각의 정지는 제3절연막과의 식각비를 이용함으로서 달성된다. 그리고, 상기 트렌치에 강자성체 물질로서 Fe가 충분히 매립되도록 제3절연막 패턴 상에 Fe를 포함하는 박막을 형성한다. 이어서, 상기 제3절연막 패턴의 표면이 노출되도록 연마를 실시한다. 이때, 상기 연마는 화학기계적 연마 또는 전면 식각에 의해 달성된다. 이와 같이, 상기 연마를 실시함으로서 상기 트렌치 내에만 Fe 물질이 필링된다. 즉, 상기 트렌치 내에 Fe 물질로 이루어진 전자기 유도부(70)가 형성되는 것이다.A third insulating film is formed on the nitride film. In this case, the third insulating film also includes a BPSG film, a high density plasma oxide film, and the like as an interlayer insulating film. Subsequently, the third insulating layer is patterned to form trenches. In other words, the third insulating film is formed into a third insulating film pattern having a trench by patterning. In this case, the trench is formed at a portion where the first metal film pattern 42a and the second metal film pattern 42b are formed. In addition, in the etching for forming the trench, the nitride film has a function of stopping the etching. In this case, the stopping of the etching is achieved by using an etching ratio with the third insulating layer. In addition, a thin film including Fe is formed on the third insulating layer pattern so that Fe is sufficiently embedded as a ferromagnetic material in the trench. Subsequently, polishing is performed to expose the surface of the third insulating film pattern. At this time, the polishing is accomplished by chemical mechanical polishing or full surface etching. As such, the polishing of the Fe material fills only the trench. That is, the electromagnetic induction part 70 made of Fe material is formed in the trench.

이어서, 상기 전자기 유도부(70)를 갖는 제3절연막 패턴 상에 제4절연막을 형성한다. 상기 제4절연막도, 마찬가지로, 층간 절연막으로서 비피에스지막, 고밀도 플라즈마 산화막 등을 포함한다. 이어서, 상기 제4절연막, 제3절연막 패턴, 식각 정지막 및 제2절연막을 순차적으로 식각하여 제1금속막 패턴(42a)의 표면 일부가 노출되는 제1콘택홀과 제2금속막 패턴(42b)의 표면 일부가 노출되는 제2콘택홀을 형성한다. 그리고, 상기 제1콘택홀과 제2콘택홀 각각의 내부에 텅스텐이 충분하게 필링되도록 상기 제4절연막 상에 텅스텐으로 이루어지는 박막을 형성한다. 그리고, 상기 제4절연막의 표면이 노출될 때까지 상기 박막을 연마한다. 이때, 상기 연마는 화학기계적 연마 또는 전면 식각 등에 의해 달성된다. 이에 따라, 상기 제1콘 택홀과 제2콘택홀 각각의 내부에만 텅스텐이 충분하게 필링된 제1콘택 구조물(44a)과 제2콘택 구조물(44b)이 형성된다.Subsequently, a fourth insulating film is formed on the third insulating film pattern having the electromagnetic induction part 70. Similarly, the fourth insulating film includes a BPS film, a high density plasma oxide film, and the like as the interlayer insulating film. Subsequently, the fourth insulating layer, the third insulating layer pattern, the etch stop layer, and the second insulating layer are sequentially etched to expose the first contact hole and the second metal layer pattern 42b exposing a part of the surface of the first metal layer pattern 42a. A second contact hole is formed to expose a portion of the surface of the). A thin film made of tungsten is formed on the fourth insulating layer to sufficiently fill tungsten in each of the first contact hole and the second contact hole. The thin film is polished until the surface of the fourth insulating film is exposed. In this case, the polishing is achieved by chemical mechanical polishing or full surface etching. Accordingly, the first contact structure 44a and the second contact structure 44b in which tungsten is sufficiently filled in each of the first contact hole and the second contact hole are formed.

그리고, 상기 제1콘택 구조물(44a)과 제2콘택 구조물(44b)을 갖는 제4절연막 상에 알루미늄으로 이루어지는 금속막을 형성한다. 그리고, 사진 식각 공정을 형성하여 상기 금속막을 패터닝한다. 이에 따라, 상기 제4절연막 상에 제3금속막 패턴(46a)과 제4금속막 패턴(46b)이 형성된다. 이때, 상기 제3금속막 패턴(46a)은 상기 제1콘택 구조물(44a)과 연결되도록 패터닝하고, 상기 제4금속막 패턴(46b)은 상기 제2콘택 구조물(44b)과 연결되도록 패터닝한다. 그리고, 상기 제3금속막 패턴(46a)과 제4금속막 패턴(46b)을 갖는 제4절연막 상에 제5절연막을 형성하고, 후속 공정을 계속적으로 실시한다.A metal film made of aluminum is formed on the fourth insulating film including the first contact structure 44a and the second contact structure 44b. Then, a photolithography process is formed to pattern the metal film. Accordingly, a third metal film pattern 46a and a fourth metal film pattern 46b are formed on the fourth insulating film. In this case, the third metal film pattern 46a is patterned to be connected to the first contact structure 44a, and the fourth metal film pattern 46b is patterned to be connected to the second contact structure 44b. Then, a fifth insulating film is formed on the fourth insulating film having the third metal film pattern 46a and the fourth metal film pattern 46b, and subsequent steps are continuously performed.

이와 같이, 제2실시예에 의하면, 트랜지스터 등과 같은 하부 구조물을 갖는 반도체 기판(40) 상에 제1금속막 패턴(42a), 제1콘택 구조물(44a) 및 제3금속막 패턴(46a)으로 이루어지는 제1인덕터(50)와 제2금속막 패턴(42b), 제2콘택 구조물(44b) 및 제4금속막 패턴(46b)으로 이루어지는 제2인덕터(60) 및 전자기 유도를 위하여 강자성체 물질을 포함하는 전자기 유도부(70)로 이루어지는 인덕터를 형성할 수 있다. 즉, 단일 칩 상에 반도체 소자 뿐만 아니라 전자기 유도가 가능한 인덕터를 형성할 수 있는 것이다. 이와 같이, 상기 전자기 유도의 기능을 갖도록 인덕터를 형성함으로서 전하 펌핑 방식에서 펌핑을 위하여 소모하던 전하가 필요없어 동작 파워를 감소시킬 수 있다. 즉, 저전력을 요구하는 반도체 장치의 제조가 가능한 것이다. 또한, 인덕터를 갖는 단일 칩의 구조를 용이하게 형성할 수 있다. 아울러, 동일 공간 내에 두 개의 인덕터를 함께 마련할 수 있다.As described above, according to the second embodiment, the first metal film pattern 42a, the first contact structure 44a, and the third metal film pattern 46a are formed on the semiconductor substrate 40 having the lower structure such as a transistor. A second inductor 60 formed of the first inductor 50 and the second metal film pattern 42b, the second contact structure 44b, and the fourth metal film pattern 46b, and a ferromagnetic material for electromagnetic induction. An inductor made of an electromagnetic induction part 70 can be formed. In other words, it is possible to form an inductor capable of electromagnetic induction as well as a semiconductor device on a single chip. As such, by forming the inductor to have the function of electromagnetic induction, the charge that is consumed for pumping in the charge pumping method is not required, thereby reducing the operating power. In other words, it is possible to manufacture a semiconductor device requiring low power. In addition, the structure of a single chip having an inductor can be easily formed. In addition, two inductors may be provided together in the same space.

이와 같이, 본 발명에 의하면, 반도체 장치의 단일 칩 내부에 인덕터를 형성할 수 있다. 즉, 일반적인 회로의 모든 구성 요소인 L-R-C 회로를 단일 칩으로 형성할 수 있는 것이다. 또한, 텅스텐, 알루미늄, 구리 등과 같은 금속 물질을 이용하여 인덕터를 형성하기 때문에 온도 변화에 따른 기능의 저하를 줄일 수 있다.As described above, according to the present invention, an inductor can be formed inside a single chip of a semiconductor device. That is, L-R-C circuits, which are all components of a general circuit, can be formed as a single chip. In addition, since the inductor is formed using a metal material such as tungsten, aluminum, copper, or the like, deterioration in function due to temperature change can be reduced.

따라서, 본 발명은 별도 기판에 인덕터를 형성하여 연결하지 않고, 하나의 기판 상에 반도체 장치 및 인덕터를 동시에 형성할 수 있기 때문에 단일 칩을 용이하게 구성할 수 있다. 또한, 동일 공간 내에 두 개의 인덕터를 함께 마련할 수 있다. 때문에, 반도체 장치의 제조에 따른 신뢰도가 향상되는 효과를 기대할 수 있다.Accordingly, the present invention can easily form a single chip because the semiconductor device and the inductor can be formed simultaneously on one substrate without forming and connecting the inductor to a separate substrate. In addition, two inductors may be provided together in the same space. Therefore, the effect that the reliability by manufacture of a semiconductor device improves can be anticipated.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.

Claims (9)

최상부에 제1절연막으로 이루어진 하부 구조물을 갖는 반도체 기판을 마련하는 단계;Providing a semiconductor substrate having a lower structure formed of a first insulating layer on an uppermost portion thereof; 상기 반도체 기판의 제1절연막 상에 서로 분리된 제1금속막 패턴과 제2금속막 패턴을 형성하는 단계;Forming a first metal film pattern and a second metal film pattern separated from each other on a first insulating film of the semiconductor substrate; 상기 제1금속막 패턴과 제2금속막 패턴을 갖는 제1절연막 상에 상기 제1금속막 패턴과 제2금속막 패턴 각각을 노출시키는 제1콘택홀과 제2콘택홀을 갖는 제2절연막 패턴을 형성하는 단계;A second insulating layer pattern having a first contact hole and a second contact hole exposing the first metal layer pattern and the second metal layer pattern on the first insulating layer having the first metal layer pattern and the second metal layer pattern Forming a; 상기 제1콘택홀과 제2콘택홀 각각에 전기적 도통이 가능한 물질을 충분하게 필링시킨 제1콘택 구조물과 제2콘택 구조물을 형성하는 단계; 및Forming a first contact structure and a second contact structure, each of the first contact hole and the second contact hole, in which sufficient conductive material is filled; And 상기 제1콘택 구조물과 제2콘택 구조물 각각과 연결이 이루어지도록 상기 제2절연막 패턴 상에 제3금속막 패턴과 제4금속막 패턴을 형성하는 단계를 실시함으로서,Forming a third metal layer pattern and a fourth metal layer pattern on the second insulating layer pattern so as to be connected to each of the first contact structure and the second contact structure; 상기 반도체 기판 상에 상기 제1금속막 패턴, 제1콘택 구조물 및 제3금속막 패턴으로 이루어지는 제1반도체 인덕터와 상기 제2금속막 패턴, 제2콘택 구조물 및 제4금속막 패턴으로 이루어지는 제2반도체 인덕터를 형성하기 위한 방법.A second semiconductor inductor including the first metal film pattern, the first contact structure, and the third metal film pattern, and the second metal film pattern, the second contact structure, and the fourth metal film pattern on the semiconductor substrate. A method for forming a semiconductor inductor. 제1항에 있어서, 상기 하부 구조물은 트랜지스터를 포함하는 것을 특징으로 하는 반도체 인덕터를 제조하는 방법.The method of claim 1, wherein the substructure comprises a transistor. 제1항에 있어서, 상기 제1반도체 인덕터의 제1금속막 패턴, 제1콘택 구조물 및 제3금속막 패턴은 텅스텐, 알루미늄, 구리, 코발트, 니켈 및 티타늄으로 구성되는 그룹으로부터 선택되는 적어도 어느 하나의 물질을 사용하여 형성하고, 상기 제2반도체 인덕터의 제2금속막 패턴, 제2콘택 구조물 및 제4금속막 패턴은 텅스텐, 알루미늄, 구리, 코발트, 니켈 및 티타늄으로 구성되는 그룹으로부터 선택되는 적어도 어느 하나의 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 인덕터를 제조하는 방법.The semiconductor device of claim 1, wherein the first metal film pattern, the first contact structure, and the third metal film pattern of the first semiconductor inductor are at least one selected from the group consisting of tungsten, aluminum, copper, cobalt, nickel, and titanium. And a second metal film pattern, a second contact structure and a fourth metal film pattern of the second semiconductor inductor are selected from the group consisting of tungsten, aluminum, copper, cobalt, nickel and titanium. A method for manufacturing a semiconductor inductor, characterized in that formed using any one material. 제1항에 있어서, 상기 제1금속막 패턴과 제3금속막 패턴 사이와 상기 제2금속막 패턴과 제4금속막 패턴 사이에 전자기 유도를 위한 강자성체 물질로 이루어지는 전자기 유도부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 인덕터를 제조하는 방법.The method of claim 1, further comprising forming an electromagnetic induction part made of a ferromagnetic material for electromagnetic induction between the first metal layer pattern and the third metal layer pattern and between the second metal layer pattern and the fourth metal layer pattern. A method for manufacturing a semiconductor inductor, comprising. 제4항에 있어서, 상기 강자성체 물질은 Fe, Co, Ni 및 실리콘-iron으로 구성되는 그룹으로부터 선택되는 적어도 어느 하나인 것을 특징으로 하는 반도체 인덕터를 제조하는 방법.The method of claim 4, wherein the ferromagnetic material is at least one selected from the group consisting of Fe, Co, Ni, and silicon-iron. 반도체 기판 상에 형성되고, 제1금속막 패턴, 제1콘택 구조물 및 제3금속막 패턴으로 이루어지는 제1반도체 인덕터; 및A first semiconductor inductor formed on the semiconductor substrate, the first semiconductor inductor comprising a first metal film pattern, a first contact structure, and a third metal film pattern; And 상기 제1반도체 인덕터가 형성된 반도체 기판의 동일 영역 내에 상기 제1반도체 인덕터와 서로 엇갈리게 형성되고, 제2금속막 패턴, 제2콘택 구조물 및 제4금속막 패턴으로 이루어지는 제2반도체 인덕터를 포함하는 반도체 인덕터.A semiconductor including a second semiconductor inductor formed in the same region of the semiconductor substrate on which the first semiconductor inductor is formed to cross the first semiconductor inductor, and including a second metal film pattern, a second contact structure, and a fourth metal film pattern Inductor. 제6항에 있어서, 상기 제1반도체 인덕터와 제2반도체 인덕터 각각은 텅스텐, 알루미늄, 구리, 코발트, 니켈 및 티타늄으로 구성되는 그룹으로부터 선택되는 적어도 어느 하나의 물질로 이루어지는 것을 특징으로 하는 반도체 인덕터.The semiconductor inductor of claim 6, wherein each of the first semiconductor inductor and the second semiconductor inductor is made of at least one material selected from the group consisting of tungsten, aluminum, copper, cobalt, nickel, and titanium. 제6항에 있어서, 상기 제1금속막 패턴과 제3금속막 패턴 사이와 상기 제2금속막 패턴과 제4금속막 패턴 사이에는 전자기 유도를 위한 강자성체 물질로 이루어지는 전자기 유도부가 형성되어 있는 것을 특징으로 하는 반도체 인덕터.The method of claim 6, wherein the electromagnetic induction portion made of a ferromagnetic material for electromagnetic induction is formed between the first metal film pattern and the third metal film pattern and between the second metal film pattern and the fourth metal film pattern. Semiconductor inductor. 제6항에 있어서, 상기 강자성체 물질은 Fe, Co, Ni 및 실리콘-iron으로 구성되는 그룹으로부터 선택되는 적어도 어느 하나인 것을 특징으로 하는 반도체 인덕터.The semiconductor inductor of claim 6, wherein the ferromagnetic material is at least one selected from the group consisting of Fe, Co, Ni, and silicon-iron.
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