KR20050058364A - 고주파 디지털 입력 신호의 반송 주파수 아날로그 출력 신호로의 디지털-아날로그 변환 구조 - Google Patents

Abstract

디지털-아날로그 변환 구조는 적어도 하나의 지연 엘리먼트를 갖는 지연 디바이스를 포함하며, 선택적으로 추가 지연 엘리먼트들이 제 1 지연 엘리먼트로부터 아래쪽으로 직렬로 연속하여 접속된다. 디지털 입력 신호는 제 1 지연 엘리먼트의 입력 및 제 1 D/A 변환기의 입력에 접속된다. 제 1 지연 엘리먼트는 출력 측에서 상기 제 1 지연 엘리먼트에 할당된 다른 D/A 변환기의 입력에 접속된다. 선택적인 추가 지연 엘리먼트들은 각각 출력 측에서 각각의 지연 엘리먼트에 할당된 다른 D/A 변환기의 입력에 접속된다. 모든 D/A 변환기의 출력 신호들이 아날로그 출력 신호를 형성하도록 모든 D/A 변환기가 출력 측에서 단계적으로 결합된다. 각각의 D/A 변환기에 특정 계수가 할당되고 각각의 지연 엘리먼트에 특정 지연 시간이 할당됨으로써 필터 특성을 실현한다.

Description

고주파 디지털 입력 신호의 반송 주파수 아날로그 출력 신호로의 디지털-아날로그 변환 구조{CONFIGURATION FOR THE DIGITAL-ANALOG CONVERSION OF A HIGH-FREQUENCY DIGITAL INPUT SIGNAL INTO A CARRIER-FREQUENCY ANALOG OUTPUT SIGNAL}

본 발명은 고주파 디지털 입력 신호의 반송 주파수 아날로그 출력 신호로의 디지털-아날로그 변환 구조에 관한 것이다.

저주파 범위에서 디지털 입력 신호가 디지털-아날로그 변환기를 이용하여 아날로그 신호로 변환된 다음 하나 이상의 믹싱 스테이지를 이용하여 반송 주파수 출력 신호로 재변환되는 광대역 반송 주파수 출력 신호의 발생 구조가 공지되어 있다.

또한, 추가 주파수 변환 없이 고주파 디지털 입력 신호로부터 반송 주파수 출력 신호가 발생되는 디지털-아날로그 변환기 구조가 공지되어 있다. 이 경우 반송 주파수 아날로그 출력 신호는 원하는 반송 주파수 외에도 불필요한 반송 주파수 또한 갖는다. 불필요한 반송 주파수는 예를 들어 완전한 디지털 입력 신호보다 적게 또는 각종 불필요한 변조 메커니즘에 의해 발생할 수 있다.

상술한 구조에는 항상 출력단에 구성되며 각각의 경우에 필요한 반송 주파수 범위로 조정되어야 하는 고품질의 비용 집약형 필터 또는 선형도가 높은 믹서가 필요하다. 이들은 반송 주파수 범위의 변경이 필요할 경우 큰비용으로 교체되어야 한다.

도 1은 본 발명의 디지털-아날로그 변환 구조의 블록도이다.

도 2는 도 1과의 비교로서 본 발명에 따른 디지털-아날로그 변환 구조의 전형적인 실시예를 나타낸다.

따라서 본 발명의 목적은 디지털-아날로그 변환 구조를 큰비용 없이 다양한 반송 주파수 범위로 조절될 수 있게 설계하는 것이다.

본 발명의 목적은 청구항 1에 개시된 특징에 의해 달성된다. 본 발명의 유리한 추가 개선예들은 종속항에 개시된다.

본 발명에 따른 디지털-아날로그 변환 구조는 통합된 필터 특성을 가지므로, 출력단에서의 비용 집약형 믹서 또는 필터의 필요성을 없앤다.

상기 구조는 서로 병렬로 구성된 다수의 D/A 변환기로 구성되어, 개별 D/A 변환기 각각에 특정 계수가 할당된다. 이는 상기 구조가 필요한 반송 주파수 범위로 이상적으로 조정될 수 있게 한다.

본 발명에 따른 구조는 D/A 변환기의 클럭 주파수를 적절히 변경함으로써 다른 반송 주파수 범위로 조정될 수 있다.

본 발명에 따르면, FIR 필터 특성이 실현되고 그리고/또는 D/A 변환기에 특정하게 할당되는 계수 및 지연 엘리먼트에 특정하게 할당되는 지연 시간의 선택에 의해 상기 구조에 통합되는 것이 특히 바람직하다. 연속하는 계수들은 필요한 필터 특성을 갖는 필터로부터의 임펄스 응답의 샘플링에 대응한다. 이런 식으로 반송 주파수 출력 신호는 필터 특성 없이 구현된 형태에 비해 높은 스펙트럼 순도를 갖는다.

본 발명에 따라 통합된 FIR 필터 특성은 클럭 신호의 클럭 주파수를 이용하여 확대될 수 있다. 이는 A/D 변환기의 클럭 주파수로부터 유도될 수도 있고 A/D 변환기의 클럭 주파수와 동일할 수도 있다. 클럭 주파수는 대개 반송 주파수에 비례하여 변하기 때문에, 본 발명에서 필터 특성은 자동으로 조정된다.

필요한 반송 주파수 범위에 있어서 변화가 있으면, FIR 필터 특성은 클럭 주파수에 의해 적절히 재설정된다. 하드웨어 구성요소들의 교체는 없다.

FIR 필터 계수의 정확성 및 개수가 신규 이동 무선 표준의 요구에 대응하면, 클럭 주파수에 의해 주파수 범위를 직접 전환할 수 있으며, 이 경우 스위치를 구현하는데 소프트웨어가 사용될 수 있다.

본 발명에 따른 구조는 사전 필터링에 의해 어떤 반송 주파수 범위에 대해서도 필터에 대한 경비를 크게 감소시킬 수 있게 한다. 대응하는 전력 출력 스테이지와 함께, 송신기 단부에서의 주파수-지정 필터링 필요성의 제거는 높은 품질에 이바지한다.

특히, ∑△ 변환기에 의해 입력 신호에 형성된 양자화 잡음은 본 발명에 따른 구조를 이용함으로써 쉽게 억제될 수 있다.

본 발명에 따른 구조의 필터 기능은 단일 데이터 또는 비트당 각각의 D/A 변환기에 의해 방사된 신호 형태에 영향을 받을 수 있다. 예를 들어 각각의 단일 데이터에 대해 여러 개의 펄스로 구성되는 다중 펄스와 같은 적절한 신호 형태를 사용함으로써 필터 기능이 선택적으로 개선될 수 있다.

본 발명의 전형적인 실시예는 도면을 참조로 하기에 보다 상세히 설명한다.

도 1은 본 발명에 따른 디지털-아날로그 변환 구조의 블록도를 나타낸다.

고주파 디지털 입력 신호(DE)가 지연 디바이스(VZ) 및 변환 디바이스(WD)에 도달한다.

지연 디바이스(VZ)는 n개의 지연 엘리먼트(VG1, VG2, VG3, ..., VGn)을 가지며, 지연 엘리먼트들은 각각에 특정 지연 시간(τ1, τ2, τ3, ...)이 할당되어 직렬로 연속하여 접속된다. 각각의 개별 지연 엘리먼트(VG1∼VGn)는 출력 측에서 지연 디바이스(VZ)의 출력(VA1, VA2, VA3, ..., VAn)에 접속된다. 이들 각각의 출력(VA1∼VAn)에 의해, 각각의 경우에 할당되어 대응하는 지연 엘리먼트(VG1∼VGn)로 형성된 지연 신호(VS1, VS2, VS3, ..., VSn)가 변환 디바이스(WD)의 입력(WE1, WE2, WE3, ..., WEn)에 도달한다.

변환 디바이스(WD)는 서로 병렬로 배치된 총 n+1개의 D/A 변환기(W0, W1, ..., Wn)를 갖는다.

제 1 D/A 변환기(W0)는 변환 디바이스(WD)의 입력(WE0)에 의해 입력 신호로서 디지털 입력 신호(DE)를 수신한다. 다른 n개의 D/A 변환기들은 대응하여 할당된 입력(WE1∼WEn)에 의해 입력 신호로서 지연 신호(VS1∼VSn)를 수신한다.

변환 디바이스(WD)의 n+1개의 개별 D/A 변환기(WE0∼WEn) 각각에는 특정 계수(k0, k1, ..., kn)가 할당된다.

개별 D/A 변환기(W0∼Wn)는 예를 들어 n개의 가산 디바이스(AE1, AE2, ..., AEn)를 이용하여 출력 측에서 결합된다. 가산 디바이스(AE1∼AEn)를 이용하여 n+1개의 D/A 변환기의 n+1개의 출력 신호(AS0, AS1, ..., ASn)가 서로 더해져 반송 주파수 아날로그 출력 신호(AA)를 형성한다.

대응하는 D/A 변환기(W0∼Wn)에서의 D/A 변환시 디지털 입력 신호(DE, VS1∼VSn)에는 각각에 할당된 계수(k0∼kn)로 가중치가 주어진다는 점에 유의한다.

D/A 변환기(W0∼Wn)의 계수(k0∼kn) 및 지연 엘리먼트(VG1∼VGn)의 지연 시간(τ1∼ τn)은 본 발명에 따른 디지털-아날로그 변환 구조가 필요한 FIR 필터 특성을 갖도록 정해진다.

도 2는 도 1과의 비교로서 본 발명에 따른 디지털-아날로그 변환 구조의 전형적인 실시예를 나타낸다.

개별 D/A 변환기(W0∼Wn)는 1-비트 D/A 변환기로서 구현되고 지연 엘리먼트(VG1∼VGn)는 D 래치로서 구현된다. D/A 변환기(W0∼Wn)와 지연 엘리먼트(VG1∼VGn) 모두 클럭 신호(CLK)에 맞춰진다.

디지털 입력 신호(DE)는 제 1 D 래치 또는 제 1 지연 엘리먼트(VG1)의 D 출력에 접속된다. 출력 측에서 제 1 지연 엘리먼트(VG1)는 자신의 Q 출력에 의해 다음 지연 엘리먼트(VG2)의 D 입력에 접속되는 등이다.

클럭 신호(CLK) 때문에, 개별 지연 엘리먼트(VG1∼VGn)에 할당된 특정 지연 시간(τ1∼τn)은 여기서 설명하는 바와 같이 클럭 신호(CLK)의 클럭 주기 절반에 상당하며, 이는 마찬가지로 D/A 변환기(W0∼Wn)에 적용된다. 각각의 개별 지연 엘리먼트 또는 D 래치는 클럭 주기 절반의 지연을 초래한다.

그러나, 클럭 신호(CLK)의 보다 적은 섹션의 클럭 주기가 지연 엘리먼트(VG1∼VGn)에 사용될 수도 있다. 이는 필요한 필터 특성의 임펄스 응답에 대한 보다 정확한 조정을 용이하게 한다. 이는 차례로 필터 특성의 나이퀴스트 주파수를 곱하여 에일리어스(alias) 효과를 억제한다.

개별 D/A 변환기(W0∼Wn)에 할당된 계수(k0∼kn)는 기준 전류원 k_i*Iref(i=0∼n)의 도움으로 설정되며, 기준 전류원은 출력 신호(AS0∼ASn)의 진폭을 결정한다.

FIR 필터 특성을 실현하기 위해 계수(k0∼kn)에 음의 인수가 필요하다면, 작용하는 D/A 변환기에서 대응하는 출력이 교환된다.

이는 예로서 계수(k2, kn)에 대해 나타난다. 출력에 대한 접속은 D/A 변환기(W1)와 비교하여 대응하는 D/A 변환기(W2, Wn)에서 교환된다(항목 D 참조).

D/A 변환기(W0∼Wn)의 출력 신호(AS0∼ASn)는 동시에 서로 더해져 아날로그 출력 신호(AA)를 형성한다.

본 발명에서 고주파 디지털 입력 신호(DE)는 광대역 신호 형태일 수도 있다.

Claims (10)

1. 고주파 디지털 입력 신호(DE)의 반송 주파수 아날로그 출력 신호(AA)로의 디지털-아날로그 변환 구조로서,

   지연 디바이스(VZ)가 적어도 하나의 제 1 지연 엘리먼트(VG1) 및 상기 제 1 지연 엘리먼트(VG1)로부터 아래쪽으로 직렬로 연속하여 접속되는 추가 지연 엘리먼트(VG2, ..., VGn)를 갖고,

   상기 디지털 입력 신호(DE)가 상기 제 1 지연 엘리먼트(VG1)의 입력 및 제 1 D/A 변환기(W0)의 입력에 접속되고,

   상기 제 1 지연 엘리먼트(VG1)가 출력 측에서 상기 제 1 지연 엘리먼트(VG1)에 할당된 다른 D/A 변환기(W1)의 입력에 접속되고, 선택적으로 상기 각각의 추가 지연 엘리먼트(VG2, ..., VGn)가 출력 측에서 각각의 지연 엘리먼트(VG2, ..., VGn)에 할당된 다른 D/A 변환기(W2, ..., Wn)의 입력에 접속되며,

   상기 모든 D/A 변환기(W0, ..., Wn)의 출력 신호(AS0, ..., ASn)가 상기 아날로그 출력 신호(AA)를 형성하도록 상기 모든 D/A 변환기(W0, ..., Wn)가 출력 측에서 단계적으로 결합되며,

   필터 특성을 실현하기 위해 상기 각각의 D/A 변환기(W0, ..., Wn)에 특정 계수(k0, ..., kn)가 할당되고 상기 각각의 지연 엘리먼트(VG2, ..., VGn)에 특정 지연 시간(τ1, ..., τn)이 할당되는 것을 특징으로 하는 디지털-아날로그 변환 구조.
2. 제 1 항에 있어서, 상기 각각의 개별 D/A 변환기(W0, ..., Wn)에 동일한 클럭 신호(CLK)가 접속되는 것을 특징으로 하는 디지털-아날로그 변환 구조.
3. 제 2 항에 있어서, 상기 지연 엘리먼트(VG1, ..., VGn)에 특정하게 할당된 상기 지연 시간(τ1, ..., τn)은 상기 클럭 신호(CLK)의 전체 클럭 주기 또는 클럭 주기 일부에 상당하는 것을 특징으로 하는 디지털-아날로그 변환 구조.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 특정 계수(k0, ..., kn) 및 상기 특정 지연 시간(τ1, ..., τn)은 FIR 필터 특성이 실현되도록 선택되는 것을 특징으로 하는 디지털-아날로그 변환 구조.
5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 지연 엘리먼트(VG1, ..., VGn)는 상기 클럭 신호(CLK)와 맞춰진 D 래치로서 구성되는 것을 특징으로 하는 디지털-아날로그 변환 구조.
6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 D/A 변환기(W0, ..., Wn)는 1-비트 D/A 변환기로서 구성되는 것을 특징으로 하는 디지털-아날로그 변환 구조.
7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서, 상기 D/A 변환기(W0, ..., Wn)는 출력 측에서 가산 디바이스(AE1, ..., AEn)에 의해 결합되는 것을 특징으로 하는 디지털-아날로그 변환 구조.
8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 지연 엘리먼트(VG1, ..., VGn)에 할당된 상기 지연 시간(τ1, ..., τn)은 동일한 것을 특징으로 하는 디지털-아날로그 변환 구조.
9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 D/A 변환기(W0, ..., Wn)의 상기 출력 신호(AS0, ..., ASn)는 각각 상기 필터 기능을 개선하도록 다중 펄스 시퀀스를 갖는 것을 특징으로 하는 디지털-아날로그 변환 구조.
10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 디지털 입력 신호(DE)는 광대역인 것을 특징으로 하는 디지털-아날로그 변환 구조.