KR20050057960A - Method of forming plug for semiconductor device - Google Patents
Method of forming plug for semiconductor device Download PDFInfo
- Publication number
- KR20050057960A KR20050057960A KR1020030090195A KR20030090195A KR20050057960A KR 20050057960 A KR20050057960 A KR 20050057960A KR 1020030090195 A KR1020030090195 A KR 1020030090195A KR 20030090195 A KR20030090195 A KR 20030090195A KR 20050057960 A KR20050057960 A KR 20050057960A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- gate
- nitride film
- hard mask
- insulating film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 39
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 150000004767 nitrides Chemical class 0.000 claims abstract description 37
- 239000011229 interlayer Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000000463 material Substances 0.000 claims abstract description 17
- 238000000151 deposition Methods 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 11
- 229920005591 polysilicon Polymers 0.000 claims abstract description 11
- 239000002002 slurry Substances 0.000 claims abstract description 11
- 125000006850 spacer group Chemical group 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims abstract description 7
- 239000000126 substance Substances 0.000 claims abstract description 6
- 238000007517 polishing process Methods 0.000 claims abstract description 5
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 230000002378 acidificating effect Effects 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 4
- 238000011065 in-situ storage Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 claims 3
- 230000007547 defect Effects 0.000 abstract description 14
- 239000002253 acid Substances 0.000 abstract description 3
- 238000005498 polishing Methods 0.000 description 7
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229920000267 ladder-type polyparaphenylene Polymers 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 CMP 공정에 의한 반도체 소자의 랜딩플러그(LP) 형성 시 랜딩플러그 표면에서의 디싱 및 결함 발생을 최소화하면서 하드 마스크 손실로 인한 결함 유발을 효과적으로 방지할 수 있는 방법을 제공한다.The present invention provides a method that can effectively prevent the occurrence of defects due to hard mask loss while minimizing dishing and defects on the surface of the landing plug when forming the landing plug (LP) of the semiconductor device by the CMP process.
본 발명은 반도체 기판 상에 게이트 절연막, 게이트 물질막, 및 제 1 질화막과 상대적으로 견고한 제 2 질화막의 하드 마스크 물질막을 순차적으로 증착하는 단계; 하드 마스크 물질막과 게이트 물질막을 순차적으로 패터닝하여 게이트 적층구조를 형성하는 단계; 게이트 적층구조 측벽에 스페이서를 형성하는 단계; 게이트 적층구조 사이를 매립하도록 기판 전면 상에 층간절연막을 형성하는 단계; 층간절연막을 식각하여 게이트 적층구조 사이의 기판을 노출시키는 콘택홀을 형성하는 단계; 콘택홀을 매립하도록 층간절연막 상에 폴리실리콘막을 증착하는 단계; 및 산성슬러리를 이용한 화학기계연마 공정에 의해 폴리실리콘막을 분리하는 단계를 포함하는 반도체 소자의 플러그 형성방법에 의해 달성될 수 있다. The present invention includes sequentially depositing a gate insulating film, a gate material film, and a hard mask material film of a first nitride film and a second hardened nitride film on a semiconductor substrate; Sequentially patterning the hard mask material film and the gate material film to form a gate stack structure; Forming spacers on the sidewalls of the gate stack; Forming an interlayer insulating film on the entire surface of the substrate to fill the gaps between the gate stacked structures; Etching the interlayer insulating film to form a contact hole exposing a substrate between the gate stacked structures; Depositing a polysilicon film on the interlayer insulating film to fill the contact holes; And separating the polysilicon film by a chemical mechanical polishing process using an acid slurry.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 화학기계연마 (Chemical Mechanical Polishing; CMP) 공정에 의한 반도체 소자의 플러그 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a plug of a semiconductor device by a chemical mechanical polishing (CMP) process.
반도체 소자의 고집적화에 따라 비트라인 또는 캐패시터의 스토리지노드 콘택 공정 시 충분한 공정마진을 확보하기 위해, 상기 콘택 공정 전에 CMP 공정에 의해 일종의 콘택 패드인 랜딩플러그(Landing Plug; LP)를 형성하고 있다.In order to secure sufficient process margin during the storage node contact process of the bit line or the capacitor according to the high integration of semiconductor devices, a landing plug (LP), which is a kind of contact pad, is formed by the CMP process before the contact process.
이러한 CMP 공정에 의한 종래 LP 형성방법을 도 1을 참조하여 설명한다.A conventional LP forming method by such a CMP process will be described with reference to FIG. 1.
도 1을 참조하면, 필드산화막(11)에 의해 액티브 영역이 정의된 반도체 기판(10) 상에, 게이트 절연막, 게이트 물질막인 폴리실리콘막/텅스텐실리사이드 (WSix)막과 하드 마스크 물질막인 질화막을 순차적으로 증착한다. 여기서, 질화막은 통상적으로 50sccm의 SiH4 개스와, 30sccm의 NH3 개스 및 4500sccm의 N2 개스를 사용하여 430W의 저주파(Low Frequency; LF) 바이어스 전력 및 0W의 고주파(High Frequency; HF) 바이어스 전력 하에서 약 2000Å의 두께로 증착한다. 그 다음, 포토리소그라피 및 식각공정에 의해 질화막과 폴리실리콘막/텅스텐실리사이드막을 순차적으로 패터닝하여, 게이트 절연막(12)/게이트(13)/하드 마스크(14)로 이루어진 게이트 적층구조를 형성한다. 이때, 하드 마스크(14)는 식각에 의해 약 500Å 정도 손실된 약 1500Å의 두께를 갖는다. 그 후, 공지된 스페이서 공정에 의해 게이트 적층구조 측벽에 질화막의 스페이서(15)를 형성한다.Referring to FIG. 1, a gate insulating film, a polysilicon film / tungsten silicide (WSix) film as a gate material film, and a nitride film as a hard mask material film are formed on a semiconductor substrate 10 having an active region defined by a field oxide film 11. Are deposited sequentially. Here, the nitride film is typically 430 W low frequency (LF) bias power and 0 W high frequency (HF) bias power using 50 sccm SiH 4 gas, 30 sccm NH 3 gas and 4500 sccm N 2 gas. Under a thickness of about 2000 mm 3. Next, the nitride film and the polysilicon film / tungsten silicide film are sequentially patterned by a photolithography and etching process to form a gate stack structure consisting of the gate insulating film 12 / gate 13 / hard mask 14. At this time, the hard mask 14 has a thickness of about 1500 mW lost by about 500 mW by etching. Thereafter, the spacer 15 of the nitride film is formed on the sidewall of the gate stack structure by a known spacer process.
그 다음, 기판 전면 상에 게이트 적층구조 사이를 매립하도록 BPSG막의 층간절연막(16)을 증착하고, 자기정렬콘택(Self Align Contact; SAC) 공정에 의해 층간절연막(16)을 식각하여, 게이트 적층구조 사이의 기판(10)을 노출시키는 랜딩플러그콘택(Land Plug Contact; LPC)홀을 형성한다. 그 다음, LCP홀을 매립하도록 층간절연막(16) 상에 랜딩플러그폴리실리콘막(Landing Plug Polysilicon; LPP)막을 증착하고, CMP 공정에 의해 LPP막을 분리시켜, 기판(10)과 콘택하는 LP(17)를 형성한다.Next, the interlayer insulating film 16 of the BPSG film is deposited to fill the gate stacked structure on the entire surface of the substrate, and the interlayer insulating film 16 is etched by a self alignment contact (SAC) process to form a gate stacked structure. Landing Plug Contact (LPC) holes are formed to expose the substrate 10 therebetween. Then, a landing plug polysilicon (LPP) film is deposited on the interlayer insulating film 16 to fill the LCP holes, and the LPPP is separated by contacting with the substrate 10 by separating the LPP film by a CMP process. ).
그러나, LPP막 분리를 위한 CMP 공정 시, 질화막의 하드마스크(14)에 대한 BPSG막의 층간절연막(16)과 LPP막의 빠른 연마속도로 인해, LP(17) 표면에 디싱(dishing)이 발생할 뿐만 아니라 디싱에 연마 잔류물 등이 쌓이게 되어, 후속 형성되는 인접 비트라인과의 브리지 및 셀과 셀 사이 브리지 등의 결함이 유발되어 소자의 수율이 저하되는 문제가 발생한다. However, in the CMP process for the separation of the LPP film, not only dishing occurs on the surface of the LP 17 due to the fast polishing speed of the interlayer insulating film 16 of the BPSG film and the LPP film with respect to the hard mask 14 of the nitride film. Polishing residues and the like accumulate in the dishing, and defects such as bridges between adjacent bit lines and bridges between cells and cells that are subsequently formed cause a problem in that the yield of devices is lowered.
이에 따라, CMP 공정에 의한 LP(17) 형성 후 습식세정을 수행하는 방법이 제시되었는데, 이 경우 연마잔류물로 인한 결함은 감소되지만, 디싱은 더욱 더 심해져 후속 공정에 악영향을 미치게 된다.Accordingly, a method of performing wet cleaning after the formation of the LP (17) by the CMP process has been proposed. In this case, defects due to the polishing residues are reduced, but dishing becomes more severe and adversely affects subsequent processes.
또한, CMP 공정시 통상의 염기성 슬러리(slurry) 대신 산성 슬러리를 사용하는 방법이 제시되었는데, 이 경우 염기성 슬러리에 비해 질화막의 하드 마스크(14)에 대한 BPSG막의 층간절연막(16)과 LPP막의 제거속도가 상대적으로 떨어져 LP(17) 표면의 디싱 및 결함 등의 발생은 최소화되지만, 염기성 슬러리에 비해 낮은 연마분 크기(abrasive size) 및 높은 고체함량을 가지는 산성 슬러리의 열악한 단차 제거 능력에 의해, 웨이퍼 표면의 균일도(uniformity)가 저하되고 식각에 의해 이미 일부가 손실된 하드마스크 손실이 더욱더 커질뿐만 아니라 게이트 노출 가능성이 커지게 되어, LP(17)와 게이트(13) 사이 브리지 등의 결함이 유발되는 또 다른 문제가 발생하게 된다. In addition, a method of using an acidic slurry instead of a conventional basic slurry in the CMP process has been proposed. In this case, the removal rate of the interlayer insulating film 16 and the LPP film of the BPSG film with respect to the hard mask 14 of the nitride film is lower than that of the basic slurry. Although the occurrence of dishing and defects on the surface of the LP 17 is minimized, the poor step removal ability of an acid slurry having a low abrasive size and a high solids content compared to the basic slurry can be reduced. The uniformity is lowered and the hardmask loss, which has already been partially lost by etching, not only becomes larger, but also increases the possibility of gate exposure, thereby causing another defect such as a bridge between the LP 17 and the gate 13. Problems will arise.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, CMP 공정에 의한 반도체 소자의 랜딩플러그(LP) 형성 시 랜딩플러그 표면에서의 디싱 및 결함 발생을 최소화하면서 하드 마스크 손실로 인한 결함 유발을 효과적으로 방지할 수 있는 방법을 제공하는데 그 목적이 있다. The present invention has been proposed to solve the problems of the prior art as described above, and defects due to hard mask loss while minimizing dishing and defects on the landing plug surface during landing plug LP formation of the semiconductor device by the CMP process. Its purpose is to provide a way to effectively prevent induction.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 게이트 절연막, 게이트 물질막, 및 제 1 질화막과 상대적으로 견고한 제 2 질화막의 하드 마스크 물질막을 순차적으로 증착하는 단계; 하드 마스크 물질막과 게이트 물질막을 순차적으로 패터닝하여 게이트 적층구조를 형성하는 단계; 게이트 적층구조 측벽에 스페이서를 형성하는 단계; 게이트 적층구조 사이를 매립하도록 기판 전면 상에 층간절연막을 형성하는 단계; 층간절연막을 식각하여 게이트 적층구조 사이의 기판을 노출시키는 콘택홀을 형성하는 단계; 콘택홀을 매립하도록 층간절연막 상에 폴리실리콘막을 증착하는 단계; 및 화학기계연마 공정에 의해 폴리실리콘막을 분리하는 단계를 포함하는 반도체 소자의 플러그 형성방법에 의해 달성될 수 있다. According to an aspect of the present invention for achieving the above technical problem, an object of the present invention is to provide a gate insulating film, a gate material film, and a hard mask material film of a first nitride film and a second nitride film that is relatively rigid on a semiconductor substrate. Sequentially depositing; Sequentially patterning the hard mask material film and the gate material film to form a gate stack structure; Forming spacers on the sidewalls of the gate stack; Forming an interlayer insulating film on the entire surface of the substrate to fill the gaps between the gate stacked structures; Etching the interlayer insulating film to form a contact hole exposing a substrate between the gate stacked structures; Depositing a polysilicon film on the interlayer insulating film to fill the contact holes; And separating the polysilicon film by a chemical mechanical polishing process.
여기서, 제 1 질화막은 50sccm의 SiH4 개스와, 30sccm의 NH3 개스 및 4500sccm의 N2 개스를 사용하여 430W의 LF 바이어스 전력 및 0W의 HF 바이어스 전력 하에서 약 800Å의 두께로 증착하고, 제 2 질화막은 제 1 질화막의 증착 후 인-시튜로 제 1 질화막의 증착시보다 SiH4 개스유량을 약 30sccm으로 감소시키고 HF 바이어스 전력을 약 700W로 증가시켜 약 1200Å의 두께로 증착한다.Here, the first nitride film was deposited at a thickness of about 800 kW under 430 W LF bias power and 0 W HF bias power using 50 sccm SiH 4 gas, 30 sccm NH 3 gas, and 4500 sccm N 2 gas. After the deposition of the first nitride film, the SiH 4 gas flow rate was reduced to about 30 sccm and the HF bias power was increased to about 700 W than in the in-situ deposition of the first nitride film.
또한, 화학기계연마 공정은 산성 슬러리를 사용하여 수행한다.In addition, the chemical mechanical polishing process is performed using an acidic slurry.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
도 2a 및 도 2b를 참조하여 본 발명의 실시예에 따른 반도체 소자의 랜딩 플러그 형성방법을 설명한다.A method of forming a landing plug of a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 2A and 2B.
도 2a를 참조하면, 필드산화막(21)에 의해 액티브 영역이 정의된 반도체 기판(20) 상에 게이트 절연막(22)을 증착하고, 게이트 절연막(22) 상에 게이트 물질로서 폴리실리콘막과 텅스텐실리사이드막을 순차적으로 증착한 후, 그 상부에 하드마스크 물질로서 제 1 질화막(24A)과 제 2 질화막(24B)을 순차적으로 증착한다. 여기서, 제 1 질화막(23A)은 종래와 마찬가지로 50sccm의 SiH4 개스와, 30sccm의 NH3 개스 및 4500sccm의 N2 개스를 사용하여 430W의 LF) 바이어스 전력 및 0W의 HF 바이어스 전력 하에서 약 800Å의 두께로 증착하고, 제 2 질화막(23B)은 제 1 질화막(23A) 증착 후 인-시튜(in-situ)로 종래와 SiH4 개스유량 및 HF 파워가 다른 조건, 즉 30sccm의 SiH4 개스와, 30sccm의 NH3 개스 및 4500sccm의 N2 개스를 사용하여 430W의 LF 바이어스 전력 및 700W의 HF 바이어스 전력 하에서 약 1200Å의 두께로 증착한다. 이와 같이, 제 2 질화막(24B)을 SiH4 개스유량은 감소시키고 HF 바이어스 전력을 높인 조건하에서 증착하게 되면, 제 2 질화막(24B)이 질화물 리치 양상(nitride rich phase)을 가질 뿐만 아니라 여분의 N2 이온에 의해 이온충격(ion bombardment) 효과에 의해 통상의 제 1 질화막(24A)에 비해 더 견고해지게 된다.Referring to FIG. 2A, a gate insulating film 22 is deposited on a semiconductor substrate 20 in which an active region is defined by a field oxide film 21, and a polysilicon film and tungsten silicide as a gate material on the gate insulating film 22. After the films are sequentially deposited, the first nitride film 24A and the second nitride film 24B are sequentially deposited as a hard mask material thereon. Here, the first nitride film 23A has a thickness of about 800 mW under 430 W of LF) bias power and 0 W of HF bias power using 50 sccm SiH 4 gas, 30 sccm NH 3 gas, and 4500 sccm N 2 gas as in the prior art. The second nitride film 23B is in-situ after deposition of the first nitride film 23A, and the SiH 4 gas flow rate and HF power are different from the conventional conditions, that is, 30 sccm SiH 4 gas and 30 sccm Using a NH 3 gas of 4500 sccm and a N 2 gas of 4500sccm deposited to a thickness of about 1200 mA under LF bias power of 430W and HF bias power of 700W. As such, when the second nitride film 24B is deposited under a condition in which the SiH 4 gas flow rate is reduced and the HF bias power is increased, the second nitride film 24B not only has a nitride rich phase but also an extra N. Due to the ion bombardment effect by the two ions, it becomes more robust than the normal first nitride film 24A.
그 다음, 포토리소그라피 및 식각공정에 의해 제 2 질화막(24B)과 제 1 질화막(24A)을 패터닝하여 이중 질화막 구조의 하드 마스크(24)를 형성한다. 이때, 견고한 제 2 질화막(24B)에 의해 손실이 감소되어 하드 마스크(24)가 약 1700Å으로 종래에 비해 두꺼운 두께를 갖는다. 그 후, 하드 마스크(24)를 이용하여 폴리실리콘막/텅스텐실리사이드막의 게이트 물질막을 식각하여 게이트(23)를 형성함으로써, 게이트 절연막(22)/게이트(23)/하드 마스크(24)로 이루어진 게이트 적층구조를 형성한다. 그 다음, 통상의 스페이서 공정에 의해 게이트 적층구조 측벽에 질화막의 스페이서(25)를 형성한다.Next, the second nitride film 24B and the first nitride film 24A are patterned by photolithography and etching to form a hard mask 24 having a double nitride film structure. At this time, the loss is reduced by the hard second nitride film 24B, so that the hard mask 24 has a thickness of about 1700 mW, which is thicker than in the related art. Thereafter, the gate material film of the polysilicon film / tungsten silicide film is etched using the hard mask 24 to form the gate 23, thereby forming a gate made of the gate insulating film 22 / gate 23 / hard mask 24. A laminate structure is formed. Then, the spacer 25 of the nitride film is formed on the sidewall of the gate stack structure by a conventional spacer process.
도 2b를 참조하면, 게이트 적층구조 사이를 매립하도록 기판 전면 상에 BPSG막의 층간절연막(26)을 증착하고, SAC 공정에 의해 층간절연막(26)을 식각하여, 게이트 적층구조 사이의 기판(20)을 노출시키는 LPC홀을 형성한다. 그 다음, LCP홀을 매립하도록 층간절연막(26) 상에 LPP막을 증착하고, 산성 슬러리를 이용한 CMP 공정에 의해 LPP막을 분리시켜, 기판(20)과 콘택하는 LP(27)를 형성한다. 이때, 산성 슬러리에 의해 BPSG막의 층간절연막(26)과 LPP막(27)의 연마속도가 저하될 뿐만 아니라 제 2 질화막(24B)에 의해 하드 마스크(24)가 견고한 표면을 가짐에 따라 하드 마스크(24) 연마속도도 저하된다. 이에 따라, LP(17) 표면의 디싱 및 결함 등의 발생이 최소화되고 웨이퍼 표면 균일도가 향상되면서, 하드 마스크(24) 손실 및 이로 인한 게이트(23) 노출 등이 방지되어 LP(17)와 게이트(23) 사이 브리지 등의 결함이 발생되지 않게 된다.Referring to FIG. 2B, an interlayer insulating film 26 of a BPSG film is deposited on the entire surface of the substrate so as to fill the gate stacked structures, and the interlayer insulating film 26 is etched by a SAC process to form the substrate 20 between the gate stacked structures. An LPC hole is formed to expose the film. Next, an LPP film is deposited on the interlayer insulating film 26 so as to fill the LCP holes, and the LPP film is separated by a CMP process using an acidic slurry to form an LP 27 in contact with the substrate 20. At this time, the polishing rate of the interlayer insulating film 26 and the LPP film 27 of the BPSG film is reduced by the acidic slurry, and the hard mask 24 has a solid surface by the second nitride film 24B. 24) The polishing rate is also lowered. Accordingly, while the occurrence of dishing and defects on the surface of the LP 17 is minimized and the wafer surface uniformity is improved, the loss of the hard mask 24 and the exposure of the gate 23 are prevented, thereby preventing the LP 17 and the gate ( 23) A defect such as a bridge does not occur.
그 후, 도시되지는 않았지만, 비트라인 콘택 등의 후속 공정을 수행한다.Thereafter, although not shown, subsequent processes such as bitline contacts are performed.
상기 실시예에 의하면, 하드 마스크가 상대적으로 견고한 표면을 갖도록 하고 LPP막 분리를 위한 CMP를 산성 슬러리를 이용하여 수행하여 하드 마스크뿐만 아니라 층간절연막 및 LPP막의 연마속도를 모두 저하시킴으로써, LP 표면의 디싱 및 결함 등의 발생을 최소화하고 웨이퍼 표면 균일도를 향상시킴과 동시에 하드 마스크 손실 및 이로 인한 게이트 노출 등을 방지하여 LP와 게이트 사이에 유발되는 브리지 등의 결함을 방지할 수 있게 된다.According to the above embodiment, the hard mask has a relatively hard surface and CMP for separating the LPP film is performed by using an acid slurry to reduce the polishing rate of not only the hard mask but also the interlayer insulating film and the LPP film, thereby dishing LP surfaces. And minimizing the occurrence of defects, improving wafer surface uniformity, and preventing hard mask loss and resulting gate exposure, thereby preventing defects such as bridges between LP and gate.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
전술한 본 발명은 CMP 공정에 의한 반도체 소자의 랜딩플러그(LP) 형성 시 랜딩플러그 표면에서의 디싱 및 결함 발생을 최소화하면서 동시에 하드 마스크 손실로 인한 결함 유발을 효과적으로 방지할 수 있으므로, 반도체 소자의 수율 및 신뢰성을 향상시킬 수 있다. The present invention described above can minimize the dishing and defect occurrence on the surface of the landing plug when forming the landing plug LP of the semiconductor device by the CMP process, and at the same time effectively prevent the occurrence of defects due to the loss of the hard mask. And reliability can be improved.
도 1은 종래의 반도체 소자의 플러그 형성방법을 설명하기 위한 단면도.1 is a cross-sectional view for explaining a plug forming method of a conventional semiconductor device.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 소자의 플러그 형성방법을 설명하기 위한 단면도.2A and 2B are cross-sectional views illustrating a plug forming method of a semiconductor device in accordance with an embodiment of the present invention.
※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing
20 : 반도체 기판 21 : 필드산화막20 semiconductor substrate 21 field oxide film
22 : 게이트 절연막 23 : 게이트22: gate insulating film 23: gate
24 : 하드 마스크 24A : 제 1 질화막24: hard mask 24A: the first nitride film
24B : 제 2 질화막 25 : 스페이서24B: second nitride film 25: spacer
26 : 층간절연막 27 : 랜딩플러그(LP) 26: interlayer insulating film 27: landing plug LP
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030090195A KR20050057960A (en) | 2003-12-11 | 2003-12-11 | Method of forming plug for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030090195A KR20050057960A (en) | 2003-12-11 | 2003-12-11 | Method of forming plug for semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050057960A true KR20050057960A (en) | 2005-06-16 |
Family
ID=37251659
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030090195A KR20050057960A (en) | 2003-12-11 | 2003-12-11 | Method of forming plug for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050057960A (en) |
-
2003
- 2003-12-11 KR KR1020030090195A patent/KR20050057960A/en not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100459724B1 (en) | Semiconductor device having a SiN etch stopper by low temperature ALD and fabricating method the same | |
| KR100743651B1 (en) | Method for forming contact of semiconductor device | |
| US7033955B2 (en) | Method for fabricating a semiconductor device | |
| US6924229B2 (en) | Method for forming a semiconductor device with a hard mask layer formed over a bit line to protect the bit line during subsequent etching steps | |
| KR100370241B1 (en) | Conducting line of semiconductor device using aluminum oxide as a hard mask and manufacturing method thereof | |
| US7384823B2 (en) | Method for manufacturing a semiconductor device having a stabilized contact resistance | |
| KR20050057960A (en) | Method of forming plug for semiconductor device | |
| KR100471403B1 (en) | Method for fabricating semiconductor device | |
| KR100464657B1 (en) | Method for forming dual storage node contact plug | |
| KR100597090B1 (en) | Method for fabricating gate electrode of semiconductor device | |
| KR100505417B1 (en) | Method for manufacturing semiconductor device | |
| KR100807114B1 (en) | Method for forming contact hole in semiconductor device | |
| KR100487644B1 (en) | Method for forming storage node contact of semiconductor device | |
| KR100525108B1 (en) | Method for manufacturing semiconductor device | |
| KR100745058B1 (en) | Method for forming self align contact hole of semiconductor device | |
| KR100344826B1 (en) | Method for fabricating node contact of semiconductor device | |
| KR100792372B1 (en) | Method for fabricating semiconductor device | |
| KR100451989B1 (en) | A method for forming a metal line of semiconductor device | |
| KR20030092525A (en) | Method of manufacture contact hole in semiconduct device | |
| KR100431815B1 (en) | Manufacturing method of semiconductor device | |
| JP2008016852A (en) | Manufacturing method for flash memory element | |
| KR20010005109A (en) | Forming method for contact of semiconductor device | |
| KR20070036979A (en) | Method for forming landing plug of semiconductor | |
| KR20040045977A (en) | Method of manufacturing semiconductor device | |
| KR20060010894A (en) | Forming method of contact plug in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |