KR20050055361A - Method for manufacturing semiconductor devices - Google Patents
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Abstract
본 발명의 반도체 소자의 제조 방법은 반도체 기판의 액티브 영역에 게이트 전극을 개재하며 게이트 전극을 형성하고, 상기 게이트 전극을 가운데 두고 소스/드레인을 형성하고, 상기 소스/드레인을 포함하여 상기 반도체 기판의 전역 상에 층간 절연막을 형성하고, 상기 층간 절연막에 상기 게이트 전극과 소스/드레인의 콘택홀을 각각 형성한다. 그 다음에, 상기 콘택홀의 소스/드레인을 비정질화하기 위한 이온을 상기 소스/드레인에 이온 주입한 후 상기 콘택홀의 내부와 함께 상기 층간 절연막 상에 장벽 금속층을 적층하거나, 상기 콘택홀의 내부와 함께 상기 층간 절연막 상에 장벽 금속층을 적층한 후 상기 장벽 금속층의 입계 사이즈를 감소하기 위한 이온을 상기 장벽 금속층에 이온주입한다. 이어서, 상기 장벽 금속층을 열처리 공정에 의해 처리함으로써 상기 소스/드레인에 실리사이드층을 형성한다.In the method of manufacturing a semiconductor device of the present invention, a gate electrode is formed in an active region of a semiconductor substrate with a gate electrode interposed therebetween, a source / drain is formed around the gate electrode, and the source / drain is included in the semiconductor substrate. An interlayer insulating film is formed over the entire area, and contact holes of the gate electrode and the source / drain are formed in the interlayer insulating film. Next, after ion implantation of ions for amorphizing the source / drain of the contact hole into the source / drain, a barrier metal layer is deposited on the interlayer insulating layer together with the inside of the contact hole, or together with the inside of the contact hole. After the barrier metal layer is laminated on the interlayer insulating film, ions are implanted into the barrier metal layer to reduce the grain size of the barrier metal layer. Subsequently, a silicide layer is formed on the source / drain by treating the barrier metal layer by a heat treatment process.
따라서, 본 발명은 상기 소스/드레인의 콘택 저항을 저감시키고 나아가 반도체 소자의 동작 속도를 향상시킨다.Accordingly, the present invention reduces the contact resistance of the source / drain and further improves the operating speed of the semiconductor device.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 소스/드레인 상의 실리사이드층의 입계 사이즈를 감소시킴으로써 소스/드레인과 배선간의 콘택 저항을 저감시키도록 한 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device to reduce the contact resistance between the source / drain and the wiring by reducing the grain size of the silicide layer on the source / drain.
일반적으로, 반도체 소자의 고집적화가 진행됨에 따라 상기 반도체 소자의 미세화가 심화되므로 상기 반도체 소자를 위한 모스 트랜지스터도 미세화된다. 즉, 상기 모스 트랜지스터의 소스/드레인, 게이트 전극, 배선 등의 사이즈가 축소된다. 또한, 상기 소스/드레인과 배선 사이의 전기적인 연결을 위한 콘택홀 또는 상기 게이트 전극과 배선 사이의 전기적인 연결을 위한 콘택홀의 사이즈도 축소된다. 따라서, 상기 콘택홀의 콘택 저항이 증가하므로 상기 모스 트랜지스터의 전기적인 신호 전달이 지연되고 나아가 상기 반도체 소자의 동작 속도가 저하된다.In general, as the integration of semiconductor devices increases, the miniaturization of the semiconductor devices intensifies, and therefore, the MOS transistors for the semiconductor devices are also miniaturized. That is, the size of the source / drain, gate electrode, wiring, etc. of the MOS transistor is reduced. In addition, the size of the contact hole for the electrical connection between the source / drain and the wiring or the contact hole for the electrical connection between the gate electrode and the wiring is also reduced. Therefore, since the contact resistance of the contact hole increases, the electrical signal transmission of the MOS transistor is delayed and further, the operation speed of the semiconductor device is lowered.
그럼에도 불구하고, 상기 반도체 소자의 고속화에 대한 요구가 점차 증가하므로 이러한 요구를 충족시키기 위해 상기 콘택 저항을 저감시키기 위한 방안들이 제안되어왔다. 이러한 방안들 중에는 상기 콘택홀의 소스/드레인 상에 비저항이 낮은 실리사이드(Silicide)층을 형성시키는 방법이 널리 사용되고 있다. 초기의 실리사이드 공정은 상기 게이트 전극과 상기 소스/드레인에 실리사이드층 형성시키는 공정을 각각 별개의 단계로 진행하기 때문에 제조 공정이 복잡하고 제조 비용이 많이 소요되는 문제점을 갖고 있다.Nevertheless, as the demand for higher speed of the semiconductor device is gradually increased, methods for reducing the contact resistance have been proposed to satisfy this demand. Among these methods, a method of forming a silicide layer having a low specific resistance on the source / drain of the contact hole is widely used. In the initial silicide process, since the silicide layer is formed on the gate electrode and the source / drain in separate steps, the manufacturing process is complicated and the manufacturing cost is high.
최근에는 상기 실리사이드 공정의 단순화 및 제조 비용의 절감을 위하여 살리사이드(Salicide: Self Aligned Silicide) 공정이 도입되고 있다. 상기 살리사이드 공정은 상기 게이트 전극과 소스/드레인 상에 상기 실리사이드층을 하나의 동일 공정에 의해 동시에 형성시킨다. 즉, 상기 살리사이드 공정은 단결정 실리콘과 다결정 실리콘 및 절연막 상에 동시에 고융점 금속층을 적층하고 나서 상기 고융점 금속층을 열처리하면, 상기 단결정 실리콘 및 다결정 실리콘 상의 고융점 금속층은 실리사이드층으로 실리사이드화되지만, 상기 절연막 상의 고융점 금속은 실리사이드화되지 않고 그대로 유지된다. 이후, 상기 실리사이드화되지 않은 고융점 금속을 식각공정에 의해 제거시킴으로써 상기 실리사이드층을 상기 단결정 실리콘 및 다결정 실리콘 상에만 남겨둘 수가 있다.Recently, in order to simplify the silicide process and reduce the manufacturing cost, a salicide (Salicide: Self Aligned Silicide) process has been introduced. The salicide process simultaneously forms the silicide layer on the gate electrode and the source / drain by one same process. That is, in the salicide process, when the high melting point metal layer is laminated on the single crystal silicon, the polycrystalline silicon, and the insulating film at the same time, and the heat treatment is performed, the high melting point metal layer on the single crystal silicon and the polycrystalline silicon is silicided into a silicide layer. The high melting point metal on the insulating film is not silicided and remains as it is. Thereafter, the silicide layer may be left only on the single crystal silicon and the polycrystalline silicon by removing the non-silicided high melting point metal by an etching process.
이러한 살리사이드 공정은 금속의 전기적 저항 및 실리사이드층의 전기적 저항이 양호한 티타늄 살리사이드 공정 또는 코발트 살리사이드 공정 등이 반도체 소자의 제조 공정에 널리 사용되고 있다.In the salicide process, a titanium salicide process or a cobalt salicide process having good electrical resistance of a metal and a silicide layer are widely used in a semiconductor device manufacturing process.
도 1은 종래 기술에 의한 반도체 소자를 나타낸 단면 구조도이다. 도 1에 도시된 바와 같이, 종래의 반도체 소자는 반도체 기판(10)의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 필드 영역에 소자 분리막(11)이 형성되고, 상기 반도체 기판(10)의 액티브 영역 상에 게이트 절연막(13)을 개재하며 게이트 전극(15)의 패턴이 형성되고, 상기 게이트 전극(15)의 측벽에 스페이서(17)가 형성되고, 상기 반도체 기판(10)의 액티브 영역에 상기 게이트 전극(15)을 사이에 두고 이격하며 엘디디(LDD: lightly doped drain) 구조를 갖는 소스/드레인(S/D)이 형성되고, 층간 절연막(20)의 콘택홀을 거쳐 상기 소스/드레인(S/D)과 게이트 전극(15)에 실리사이드층(25),(27)이 각각 형성된다. 상기 층간 절연막(20)은 BPSG(borophospho silicate glass)막(21)과 TEOS(tetra ethyl ortho silicate)막(23)으로 구성되고, 상기 실리사이드층(25),(27)은 Ti 실리사이드층으로 구성된다.1 is a cross-sectional structural view showing a semiconductor device according to the prior art. As shown in FIG. 1, in the conventional semiconductor device, an isolation layer 11 is formed in a field region of the semiconductor substrate 10 to define an active region of the semiconductor substrate 10, and the semiconductor substrate 10 is formed. A pattern of the gate electrode 15 is formed on the active region of the gate electrode 13, a spacer 17 is formed on the sidewall of the gate electrode 15, and an active region of the semiconductor substrate 10. Source / drain (S / D) having a lightly doped drain (LDD) structure is formed on the gate electrode 15 to be spaced apart from each other, and the source / drain is formed through a contact hole of the interlayer insulating layer 20. Silicide layers 25 and 27 are formed on the drain S / D and the gate electrode 15, respectively. The interlayer insulating film 20 is composed of a borophospho silicate glass (BPSG) film 21 and a tetra ethyl ortho silicate (TEOS) film 23, and the silicide layers 25 and 27 are formed of a Ti silicide layer. .
그런데, 종래의 반도체 소자의 경우, 상기 소스/드레인(S/D)의 형성을 위한 불순물을 상기 반도체 기판(10)의 액티브 영역에 이온주입한 후에 상기 불순물을 900~1000℃의 온도에서 10~20초의 시간 동안 급속 열처리 공정에 의해 확산시킴으로써 상기 소스/드레인(S/D)의 접합을 완성시킨다. 그 다음에 상기 반도체 기판(10) 상에 상기 층간 절연막(20)을 적층하고, 상기 층간 절연막(20)의 콘택홀을 형성하고, 상기 콘택홀의 내부와 함께 층간 절연막(20)의 표면 상에 예를 들어 Ti/TiN층을 적층하고, 상기 Ti/TiN층을 700~800℃의 온도에서 10~20초의 시간 동안 급속 열처리 공정에 의해 살리사이드화시킴으로써 상기 소스/드레인(S/D)에 상기 실리사이드층(25)을 형성한다.However, in the case of a conventional semiconductor device, after implanting an impurity for forming the source / drain (S / D) in the active region of the semiconductor substrate 10, the impurity is 10 ~ 10 ~ at a temperature of 900 ~ 1000 ℃ The junction of the source / drain (S / D) is completed by diffusion by a rapid heat treatment process for a time of 20 seconds. Then, the interlayer insulating film 20 is laminated on the semiconductor substrate 10, and a contact hole of the interlayer insulating film 20 is formed, and on the surface of the interlayer insulating film 20 together with the inside of the contact hole. For example, the silicide is formed on the source / drain (S / D) by laminating a Ti / TiN layer, and salifying the Ti / TiN layer by a rapid heat treatment process at a temperature of 700 to 800 ° C. for 10 to 20 seconds. Form layer 25.
그러나, 상기 소스/드레인(S/D)이 비정질 상태가 아닌 상태에서 상기 소스/드레인(S/D) 상에 상기 실리사이드층(25)을 형성하므로 상기 실리사이드층(25)의 입계(grain boundary) 사이즈가 크고, 또한 상기 실리사이드층(25)의 저항도 클 수밖에 없다. 따라서, 상기 소스/드레인(S/D)과 배선(미도시)의 콘택 저항이 크므로 상기 반도체 소자의 동작 속도가 저하된다. 또한, 상기 소스/드레인(S/D)의 접합을 형성하기 위한 열처리 공정과 상기 실리사이드층(25)을 형성하기 위한 열처리 공정을 각각 별개의 단계에서 진행하므로 상기 반도체 소자의 제조 공정이 복잡하고 생산 원가가 높다.However, since the silicide layer 25 is formed on the source / drain S / D while the source / drain S / D is not in an amorphous state, grain boundaries of the silicide layer 25 are formed. The size is large and the silicide layer 25 has a large resistance. Therefore, since the contact resistance of the source / drain S / D and the wiring (not shown) is large, the operating speed of the semiconductor device is reduced. Further, since the heat treatment process for forming the junction of the source / drain (S / D) and the heat treatment process for forming the silicide layer 25 are performed in separate steps, the manufacturing process of the semiconductor device is complicated and produced. The cost is high.
따라서, 본 발명의 목적은 반도체 소자의 콘택 저항을 저감시킴으로써 반도체 소자의 전기적인 특성을 향상시키는데 있다.Accordingly, an object of the present invention is to improve the electrical characteristics of a semiconductor device by reducing the contact resistance of the semiconductor device.
본 발명의 다른 목적은 제조 공정을 단순화시킴으로써 생산 원가를 절감시키는데 있다. Another object of the present invention is to reduce the production cost by simplifying the manufacturing process.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은The semiconductor device manufacturing method according to the present invention for achieving the above object is
반도체 기판의 액티브 영역에 게이트 전극을 가운데 두고 소스/드레인을 형성하는 단계; 상기 소스/드레인을 포함하여 상기 반도체 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막에 상기 게이트 전극과 상기 소스/드레인을 노출하기 위한 콘택홀을 각각 형성하는 단계; 상기 콘택홀의 소스/드레인의 표면 부근의 영역을 비정질화하기 위한 이온을 상기 소스/드레인에 이온주입하는 단계; 상기 콘택홀의 내부와 함께 상기 층간 절연막 상에 장벽 금속층을 적층함으로써 상기 소스/드레인 상의 장벽 금속층의 입계 사이즈를 감소시키는 단계; 및 상기 장벽 금속층을 열처리 공정에 의해 처리함으로써 상기 소스/드레인에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 한다.Forming a source / drain with the gate electrode centered in the active region of the semiconductor substrate; Forming an interlayer insulating film on the semiconductor substrate including the source / drain; Forming contact holes in the interlayer insulating layer for exposing the gate electrode and the source / drain; Implanting ions into the source / drain to ionize an area near the surface of the source / drain of the contact hole; Reducing the grain size of the barrier metal layer on the source / drain by depositing a barrier metal layer on the interlayer insulating film together with the inside of the contact hole; And forming a silicide layer in the source / drain by treating the barrier metal layer by a heat treatment process.
바람직하게는, 상기 이온으로서 Ge, Si 이온 중 어느 하나를 이온주입할 수가 있다.Preferably, any one of Ge and Si ions can be ion implanted as the ions.
바람직하게는, 상기 Ge 이온을 10~50KeV의 에너지와 1E14~1E15 ions/cm2의 도우즈(dose)로 이온주입할 수 있다.Preferably, the Ge ions may be ion implanted at an energy of 10 to 50 KeV and a dose of 1E14 to 1E15 ions / cm 2 .
바람직하게는, 상기 장벽 금속층으로서 Ti/TiN층을 적층할 수 있다.Preferably, a Ti / TiN layer may be laminated as the barrier metal layer.
바람직하게는, 상기 열처리 공정으로서 급속 열처리 공정을 진행할 수 있다.Preferably, a rapid heat treatment process may be performed as the heat treatment process.
바람직하게는, 상기 급속 열처리 공정을 600~800℃의 온도와 불활성 가스의 분위기에서 10~60초의 시간동안 진행할 수 있다.Preferably, the rapid heat treatment process may be performed for 10 to 60 seconds in a temperature of 600 ~ 800 ℃ and inert gas atmosphere.
바람직하게는, 상기 급속 열처리 공정을 질소 가스의 분위기에서 진행할 수 있다.Preferably, the rapid heat treatment process may be performed in an atmosphere of nitrogen gas.
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은In addition, the method for manufacturing a semiconductor device according to the present invention for achieving the above object is
반도체 기판의 액티브 영역에 게이트 전극을 가운데 두고 소스/드레인을 형성하는 단계; 상기 소스/드레인을 포함하여 상기 반도체 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막에 상기 게이트 전극과 상기 소스/드레인을 노출하기 위한 콘택홀을 각각 형성하는 단계; 상기 콘택홀의 내부와 함께 상기 층간 절연막 상에 장벽 금속층을 적층하는 단계; 상기 장벽 금속층의 입계 사이즈를 감소시키기 위한 이온을 상기 장벽 금속층에 이온주입시키는 단계; 및 상기 장벽 금속층을 열처리 공정에 의해 처리함으로써 상기 소스/드레인에 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 한다.Forming a source / drain with the gate electrode centered in the active region of the semiconductor substrate; Forming an interlayer insulating film on the semiconductor substrate including the source / drain; Forming contact holes in the interlayer insulating layer for exposing the gate electrode and the source / drain; Stacking a barrier metal layer on the interlayer insulating layer together with the inside of the contact hole; Implanting ions into the barrier metal layer to reduce the grain size of the barrier metal layer; And forming a silicide layer in the source / drain by treating the barrier metal layer by a heat treatment process.
바람직하게는, 상기 이온으로서 상기 소스/드레인의 도전형과 동일한 도전형 이온을 상기 장벽 금속층에 이온주입할 수 있다.Preferably, the ion may be ion implanted into the barrier metal layer as the ion, the same conductivity type ion as the conductivity type of the source / drain.
바람직하게는, 상기 이온으로서 보론(B)과 BF2 이온 중 어느 하나를 상기 장벽 금속층 중 PMOS 트랜지스터를 위한 영역의 장벽 금속층에 이온주입할 수 있다.Preferably, one of boron (B) and BF 2 ions may be ion implanted into the barrier metal layer in the region for the PMOS transistor in the barrier metal layer.
바람직하게는, 상기 보론(B) 이온을 2~15 KeV의 에너지와 1E14~1E15 ions/cm2의 도우즈로 이온주입할 수 있다.Preferably, the boron (B) ions may be ion implanted with an energy of 2-15 KeV and a dose of 1E14-1E15 ions / cm 2 .
바람직하게는, 상기 BF2 이온을 10~50 KeV의 에너지와 2E14~2E15 ions/cm2의 도우즈로 이온주입할 수 있다.Preferably, the BF 2 ions may be ion implanted with an energy of 10-50 KeV and a dose of 2E14-2E15 ions / cm 2 .
바람직하게는, 상기 이온으로서 아세나이드(As)와 인(P) 이온 중 어느 하나를 상기 장벽 금속층 중 NMOS 트랜지스터를 위한 영역의 장벽 금속층에 이온주입할 수 있다.Preferably, any one of arsenide (As) and phosphorus (P) ions as the ions may be implanted into the barrier metal layer in the region for the NMOS transistor in the barrier metal layer.
바람직하게는, 상기 아세나이드(As) 이온을 30~70 KeV의 에너지와 1E14~1E15 ions/cm2의 도우즈로 이온주입할 수 있다.Preferably, the arsenide (As) ions may be ion implanted with energy of 30-70 KeV and dose of 1E14-1E15 ions / cm 2 .
바람직하게는, 상기 인(P) 이온을 10~40 KeV의 에너지와 1E14~1E15 ions/cm2의 도우즈로 이온주입할 수 있다.Preferably, the phosphorus (P) ions may be ion implanted with an energy of 10-40 KeV and a dose of 1E14-1E15 ions / cm 2 .
바람직하게는, 상기 장벽 금속층으로서 Ti/TiN층을 적층할 수 있다.Preferably, a Ti / TiN layer may be laminated as the barrier metal layer.
바람직하게는, 상기 열처리 공정으로서 급속 열처리 공정을 진행할 수가 있다.Preferably, the rapid heat treatment step can be performed as the heat treatment step.
바람직하게는, 상기 급속 열처리 공정을 600~800℃의 온도와 불활성 가스의 분위기에서 10~60초의 시간동안 진행할 수 있다.Preferably, the rapid heat treatment process may be performed for 10 to 60 seconds in a temperature of 600 ~ 800 ℃ and inert gas atmosphere.
바람직하게는, 상기 급속 열처리 공정을 질소 가스의 분위기에서 진행할 수가 있다.Preferably, the rapid heat treatment step can be performed in an atmosphere of nitrogen gas.
따라서, 본 발명은 상기 실리사이드층의 입계 사이즈를 감소시키므로 상기 소스/드레인과 배선 사이의 콘택 저항을 저감시킬 수가 있다.Therefore, the present invention can reduce the grain size of the silicide layer so that the contact resistance between the source / drain and the wiring can be reduced.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일 부호를 부여한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part which has the same structure and the same action as the conventional part.
도 2a 내지 도 2h는 본 발명의 실시예에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.2A to 2H are cross-sectional process diagrams illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 2a를 참조하면, 먼저, 반도체 기판(10), 예를 들어 제 1 도전형 단결정 실리콘 기판 등을 준비한다. 여기서, 상기 제 1 도전형으로는 p형 또는 n형이 사용 가능하지만, 설명의 편의상 상기 반도체 기판(10)이 p형인 경우를 기준으로 하고 또한 NMOS 트랜지스터를 위한 영역을 기준으로 설명하기로 한다.Referring to FIG. 2A, first, a semiconductor substrate 10, for example, a first conductivity type single crystal silicon substrate, is prepared. Here, the p-type or n-type may be used as the first conductivity type, but for convenience of description, the semiconductor substrate 10 will be described based on the case where the p-type is n and the region for the NMOS transistor.
이어서, 상기 반도체 기판(10)의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 필드 영역에 소자 분리막(11)을 형성시킨다. 이때, 상기 소자 분리막(11)을 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 공정에 의해 형성한다. 물론, 도면에 도시하지 않았지만, 상기 반도체 기판(10)의 소자 분리막을 로코스(LOCOS: local oxidation of silicon) 공정 등에 의해 형성하는 것도 가능하다.Subsequently, the device isolation layer 11 is formed in the field region of the semiconductor substrate 10 to define an active region of the semiconductor substrate 10. In this case, the device isolation layer 11 is formed by a shallow trench isolation (STI) process. Although not shown in the drawings, the device isolation film of the semiconductor substrate 10 may be formed by a local oxidation of silicon (LOCOS) process or the like.
이후, 상기 반도체 기판(10)의 액티브 영역 상에 게이트 절연막(13)을 원하는 두께로 형성하고, 상기 게이트 절연막(13) 상에 도전층, 예를 들어 다결정 실리콘층을 원하는 두께로 적층한다. 이어서, 사진 식각 공정을 이용하여 상기 반도체 기판(10)의 액티브 영역의 게이트 전극 형성 영역 상에 다결정 실리콘층과 게이트 절연막(13)을 남김과 아울러 나머지 불필요한 부분의 다결정 실리콘층과 게이트 절연막(13)을 제거한다. 따라서, 상기 반도체 기판(10)의 액티브 영역의 게이트 전극 형성 영역 상에 상기 다결정 실리콘층으로 이루어진 게이트 전극(15)과 게이트 절연막(13)의 패턴을 형성한다.Thereafter, a gate insulating layer 13 is formed on the active region of the semiconductor substrate 10 to a desired thickness, and a conductive layer, for example, a polycrystalline silicon layer, is stacked on the gate insulating layer 13 to a desired thickness. Subsequently, the polycrystalline silicon layer and the gate insulating layer 13 are left on the gate electrode formation region of the active region of the semiconductor substrate 10 using a photolithography process, and the polycrystalline silicon layer and the gate insulating layer 13 of the remaining unnecessary portions are left. Remove it. Accordingly, a pattern of the gate electrode 15 made of the polycrystalline silicon layer and the gate insulating layer 13 is formed on the gate electrode forming region of the active region of the semiconductor substrate 10.
도 2b를 참조하면, 그런 다음, 상기 게이트 전극(15)을 이온주입 마스크층으로 이용하여 상기 반도체 기판(10)의 액티브 영역에 엘디디 형성 불순물, 예를 들어 n형 불순물(31)을 저농도로 이온주입한다. 이때, 도면에 도시되지 않았지만, PMOS 트랜지스터를 위한 영역의 반도체 기판(10)은 이온주입 마스크층, 예를 들어 감광막의 패턴에 의해 마스킹되어 있어야 함은 자명한 사실이다.Referring to FIG. 2B, an LED-forming impurity, for example, an n-type impurity 31, is formed at low concentration in the active region of the semiconductor substrate 10 by using the gate electrode 15 as an ion implantation mask layer. Ion implantation. At this time, although not shown in the figure, it is obvious that the semiconductor substrate 10 in the region for the PMOS transistor should be masked by a pattern of an ion implantation mask layer, for example, a photosensitive film.
도 2c를 참조하면, 이후, 예를 들어 화학 기상 증착 공정을 이용하여 상기 게이트 전극(15)을 포함하여 상기 반도체 기판(10)의 전역 상에 절연막, 예를 들어 질화막을 적층한다. 이어서, 예를 들어 에치백(etch back) 공정을 이용하여 상기 절연막을 처리함으로써 상기 게이트 전극(15)의 좌, 우 양측벽에 스페이서(33)를 형성한다. 이때, 상기 게이트 전극(15)의 상부면과, 상기 게이트 전극(15) 외측의 액티브 영역의 표면은 상기 절연막이 잔존하지 않으며 노출된다.Referring to FIG. 2C, an insulating film, for example, a nitride film is deposited on the entire region of the semiconductor substrate 10 including the gate electrode 15 using, for example, a chemical vapor deposition process. Subsequently, the spacer 33 is formed on both left and right side walls of the gate electrode 15 by treating the insulating layer using, for example, an etch back process. In this case, the insulating layer does not remain on the upper surface of the gate electrode 15 and the surface of the active region outside the gate electrode 15.
도 2d를 참조하면, 그 다음에, 상기 게이트 전극(15)과 스페이서(33)를 이온주입 마스크층으로 이용하여 상기 반도체 기판(10)의 액티브 영역에 소스/드레인 형성 불순물, 예를 들어 n형 불순물을 고농도로 이온주입한다. 이때, 도면에 도시되지 않았지만, PMOS 트랜지스터를 위한 영역의 반도체 기판(10)은 이온주입 마스크층, 예를 들어 감광막의 패턴에 의해 마스킹되어 있어야 함은 자명한 사실이다.Referring to FIG. 2D, source / drain formation impurities, for example, n-type, are formed in the active region of the semiconductor substrate 10 using the gate electrode 15 and the spacer 33 as ion implantation mask layers. Impurities are implanted at high concentrations. At this time, although not shown in the figure, it is obvious that the semiconductor substrate 10 in the region for the PMOS transistor should be masked by a pattern of an ion implantation mask layer, for example, a photosensitive film.
도 2e를 참조하면, 이후, 열처리 공정을 이용하여 상기 엘디디 형성을 위한 불순물과 상기 소스/드레인 형성을 위한 불순물을 확산시킴으로써 엘디디 구조를 갖는 소스/드레인(S/D)의 접합을 완성한다.Referring to FIG. 2E, a junction of a source / drain (S / D) having an LED structure is completed by diffusing impurities for forming the LED and the impurities for forming the source / drain using a heat treatment process. .
그런 다음, 상기 반도체 기판(10)의 모든 영역 상에 층간 절연막(40), 예를 들어 산화막을 형성한다. 즉, 상기 반도체 기판(10)의 모든 영역 상에 제 1 절연막, 예를 들어 BPSG막(41)을 적층하고, 상기 BPSG막(41) 상에 제 2 절연막, 예를 들어 TEOS막(43)을 적층한다.Then, an interlayer insulating film 40, for example, an oxide film, is formed on all regions of the semiconductor substrate 10. That is, a first insulating film, for example, a BPSG film 41, is stacked on all regions of the semiconductor substrate 10, and a second insulating film, for example, a TEOS film 43 is disposed on the BPSG film 41. Laminated.
한편, 설명의 편의상 상기 층간 절연막(40)은 상기 BPSG막(41)과 TEOS막(43)의 적층 구조로 형성되어 있지만, 실제로는 상기 층간 절연막(40)은 사용 가능한 다양한 절연막의 단일층으로 형성되거나, 사용 가능한 다양한 절연막의 적층 구조로 사용될 수 있음은 자명한 사실이다.Meanwhile, for convenience of description, the interlayer insulating film 40 is formed of a laminated structure of the BPSG film 41 and the TEOS film 43, but in reality, the interlayer insulating film 40 is formed of a single layer of various insulating films that can be used. It is apparent that the present invention can be used as a stacked structure of various insulating films that can be used or used.
도 2f를 참조하면, 이어서, 상기 TEOS막(43)을 평탄화 공정, 예를 들어 화학적 기계적 연마 공정에 의해 평탄화한다. 그 다음에, 사진 식각 공정을 이용하여 상기 소스/드레인(S/D)과 게이트 전극(15)의 콘택 영역 상의 층간 절연막(40)을 제거시킴으로써 상기 소스/드레인(S/D)과 게이트 전극(15)의 콘택홀을 각각 형성한다.Referring to FIG. 2F, the TEOS film 43 is then planarized by a planarization process, for example, a chemical mechanical polishing process. Then, the source / drain (S / D) and the gate electrode (by removing the interlayer insulating film 40 on the contact region of the source / drain (S / D) and the gate electrode 15 using a photolithography process). The contact holes of 15) are formed respectively.
이후, 이온주입 공정을 이용하여 상기 반도체 기판(10)의 전역에 상기 콘택홀 내의 소스/드레인(S/D)을 비정질화하기 위한 비정질화 이온, 예를 들어 Ge 이온을 10~50KeV의 에너지와 1E14~1E15 ions/cm2의 도우즈(dose)로 이온주입시킴으로써 상기 콘택홀 내의 소스/드레인(S/D)의 표면 근처의 부분을 비정질화시킨다. 이는 상기 비정질화된 소스/드레인(S/D) 상에 도 2h의 실리사이드층(55)을 형성하였을 때, 상기 실리사이드층(55)의 입계 사이즈를 도 1에 도시된 종래의 실리사이드층(25)보다 감소시키고 나아가 상기 실리사이드층(55)의 저항을 저감시키기 위함이다.Subsequently, an amorphous ion, for example, a Ge ion, is used to form an amorphous source / drain (S / D) in the contact hole in the entire region of the semiconductor substrate 10 using an ion implantation process, for example, an energy of 10 to 50 KeV and Amorphization near the surface of the source / drain (S / D) in the contact hole by ion implantation with a dose of 1E14-1E15 ions / cm 2 . This is because when the silicide layer 55 of FIG. 2H is formed on the amorphous source / drain S / D, the grain size of the silicide layer 55 is shown in FIG. 1. In order to further reduce and further reduce the resistance of the silicide layer 55.
한편, 상기 Ge 이온을 상기 반도체 기판의 NMOS 트랜지스터를 위한 영역과 PMOS 트랜지스터를 위한 영역에 함께 이온주입하여도 좋다. 또한, 상기 Ge 이온 대신에 Si 이온을 사용하는 것도 가능하다.The Ge ions may be ion implanted together in a region for an NMOS transistor and a region for a PMOS transistor of the semiconductor substrate. It is also possible to use Si ions instead of Ge ions.
도 2g를 참조하면, 그 다음에, 예를 들어 스퍼터링 공정 등을 이용하여 상기 콘택홀의 내부와 함께 상기 층간 절연막(40)의 표면 상에 실리사이드층 형성을 위한 금속층, 예를 들어 Ti/TiN층(53)과 같은 장벽 금속층을 원하는 두께로 적층한다. 이때, 상기 Ti/TiN층(53)의 Ti층과 TiN층은 예를 들어 50~300Å의 두께로 순차적으로 적층될 수 있다. 한편, 상기 장벽 금속층으로서 상기 Ti/TiN층(53) 대신에 Ti층을 사용하는 것도 가능하다.Referring to FIG. 2G, a metal layer for forming a silicide layer on the surface of the interlayer insulating film 40 together with the inside of the contact hole, for example, using a sputtering process or the like, for example, a Ti / TiN layer ( A barrier metal layer such as 53) is laminated to the desired thickness. At this time, the Ti layer and the TiN layer of the Ti / TiN layer 53 may be sequentially stacked with a thickness of, for example, 50 ~ 300Å. It is also possible to use a Ti layer instead of the Ti / TiN layer 53 as the barrier metal layer.
도 2h를 참조하면, 이후, 상기 Ti/TiN층(53)을 600~800℃의 온도에서 10~60초의 시간 동안 열처리 공정, 예를 들어 급속 열처리 공정에 의해 살리사이드 화시킨다. 이때, 상기 급속 열처리 공정을 불활성 가스, 예를 들어 질소 가스 등의 분위기에서 진행한다.Referring to FIG. 2H, the Ti / TiN layer 53 is salicided by a heat treatment process, for example, a rapid heat treatment process, for a time of 10 to 60 seconds at a temperature of 600 to 800 ° C. At this time, the rapid heat treatment process is performed in an atmosphere of an inert gas, for example, nitrogen gas.
그 다음에, 예를 들어, 습식 식각 공정을 이용하여 상기 층간 절연막(20)의 표면 상에 남은, 살리사이드화되지 않은 Ti/TiN층(53)을 제거시킨다. 따라서, 상기 비정질화된 소스/드레인(S/D) 상에 실리사이드층(55)이 형성되며 상기 게이트 전극(15) 상에 실리사이드층(57)이 형성된다.Then, for example, a wet etching process is used to remove the unsalicided Ti / TiN layer 53 remaining on the surface of the interlayer insulating film 20. Accordingly, the silicide layer 55 is formed on the amorphous source / drain S / D and the silicide layer 57 is formed on the gate electrode 15.
따라서, 본 발명은 상기 소스/드레인(S/D) 상의 실리사이드층(55)의 입계를 도 1에 도시된 단결정 상태의 소스/드레인(S/D) 상에 형성된 실리사이드층(25)의 입계보다 작게 형성할 수 있으므로 상기 실리사이드층(55)의 저항을 상기 실리사이드층(25)의 저항보다 저감시킬 수가 있다. 이는 상기 소스/드레인(S/D)과 배선(미도시) 사이의 콘택 저항을 저감시키므로 반도체 소자의 전기적인 신호의 전달 지연을 억제하고 나아가 동작 속도를 향상시킨다.Therefore, in the present invention, the grain boundary of the silicide layer 55 on the source / drain S / D is smaller than the grain boundary of the silicide layer 25 formed on the source / drain S / D of the single crystal state shown in FIG. 1. Since it can form small, the resistance of the silicide layer 55 can be reduced than the resistance of the silicide layer 25. This reduces the contact resistance between the source / drain S / D and the wiring (not shown), thereby suppressing the transmission delay of the electrical signal of the semiconductor device and further improving the operation speed.
이후, 도면에 도시하지 않았지만, 통상적인 공정을 이용하여 상기 콘택홀의 내부와 함께 상기 층간 절연막 상에 장벽 금속층을 적층하고, 상기 콘택홀을 매립하도록 상기 장벽 금속층 상에 예를 들어 텅스텐층을 적층하고, 상기 텅스텐층을 평탄화 공정에 의해 상기 콘택홀에만 남기고, 상기 콘택홀의 텅스텐층에 전기적으로 연결되도록 상기 층간 절연막 상에 배선의 패턴을 형성함으로써 본 발명의 반도체 소자의 제조 공정을 완료한다.Subsequently, although not shown in the drawings, a barrier metal layer is laminated on the interlayer insulating layer together with the inside of the contact hole using a conventional process, and a tungsten layer is stacked on the barrier metal layer to fill the contact hole, for example. The process of manufacturing the semiconductor device of the present invention is completed by forming a pattern of wiring on the interlayer insulating film to leave the tungsten layer only in the contact hole by a planarization process and to be electrically connected to the tungsten layer of the contact hole.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다. 도 2의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일한 부호를 부여한다.3A to 3E are cross-sectional view illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention. The same code | symbol is attached | subjected to the part which has the same structure and the same effect | action as the part of FIG.
도 3a를 참조하면, 먼저, 도 2a 내지 도 2e의 과정을 동일하게 진행함으로써 반도체 기판(10)의 필드 영역에 소자 분리막(11)을 형성하고, 상기 반도체 기판(10)의 액티브 영역에 게이트 절연막(13)을 개재하며 게이트 전극(15)의 패턴을 형성하고, 상기 게이트 전극(15)의 측벽에 스페이서(33)를 형성하고, 상기 게이트 전극(15)을 가운데 두고 상기 반도체 기판(10)의 액티브 영역에 엘디디 구조를 갖는 소스/드레인(S/D)을 형성하고, 상기 게이트 전극(15)을 포함하여 상기 반도체 기판(10)의 전역 상에 층간 절연막(40)의 BPSG막(41)과 TEOS막(43)을 적층한다.Referring to FIG. 3A, first, the device isolation layer 11 is formed in the field region of the semiconductor substrate 10 by performing the same process of FIGS. 2A to 2E, and the gate insulating layer is formed in the active region of the semiconductor substrate 10. A pattern of the gate electrode 15 is formed through the gate 13, a spacer 33 is formed on a sidewall of the gate electrode 15, and the semiconductor substrate 10 is formed with the gate electrode 15 in the center. A source / drain (S / D) having an LED structure in the active region is formed, and the BPSG film 41 of the interlayer insulating film 40 is formed on the entire region of the semiconductor substrate 10 including the gate electrode 15. And a TEOS film 43 are laminated.
도 3b를 참조하면, 그런 다음, 상기 TEOS막(43)을 평탄화 공정, 예를 들어 화학적 기계적 연마 공정에 의해 평탄화한다. 그 다음에, 사진 식각 공정을 이용하여 상기 소스/드레인(S/D)과 게이트 전극(15)의 콘택 영역 상의 층간 절연막(40)을 제거시킴으로써 상기 소스/드레인(S/D)과 게이트 전극(15)의 콘택홀을 각각 형성한다.Referring to FIG. 3B, the TEOS film 43 is then planarized by a planarization process, for example, a chemical mechanical polishing process. Then, the source / drain (S / D) and the gate electrode (by removing the interlayer insulating film 40 on the contact region of the source / drain (S / D) and the gate electrode 15 using a photolithography process). The contact holes of 15) are formed respectively.
도 3c를 참조하면, 이어서, 예를 들어 스퍼터링 공정 등을 이용하여 상기 콘택홀의 내부와 함께 상기 층간 절연막(40)의 표면 상에 실리사이드층 형성을 위한 금속층, 예를 들어 Ti/TiN층(151)과 같은 장벽 금속층을 원하는 두께로 적층한다. 이때, 상기 Ti/TiN층(151)의 Ti층과 TiN층은 예를 들어 50~300Å의 두께로 순차적으로 적층될 수 있다. 한편, 상기 장벽 금속층으로서 상기 Ti/TiN층(151) 대신에 Ti층을 사용하는 것도 가능하다.Referring to FIG. 3C, a metal layer, for example, a Ti / TiN layer 151, for forming a silicide layer on the surface of the interlayer insulating layer 40 together with the inside of the contact hole may be formed using, for example, a sputtering process. A barrier metal layer, such as, is laminated to a desired thickness. At this time, the Ti layer and the TiN layer of the Ti / TiN layer 151 may be sequentially stacked with a thickness of, for example, 50 ~ 300Å. It is also possible to use a Ti layer instead of the Ti / TiN layer 151 as the barrier metal layer.
도 3d를 참조하면, 이후, 이온주입 공정을 이용하여 상기 Ti/TiN층(151)의 입계 사이즈를 감소시키기 위한 이온(153), 예를 들어 상기 소스/드레인(S/D)의 도전형과 동일한 도전형의 이온을 상기 Ti/TiN층(151)에 이온주입함으로써 상기 Ti/TiN층(151)의 입계 사이즈를 상기 이온주입 공정이 처리되기 전의 Ti/TiN층(51)보다 감소시킨다. 이는 상기 Ti/TiN층(151)을 열처리 공정에 의해 처리함으로써 상기 소스/드레인(S/D) 상에 도 3e의 실리사이드층(155)을 형성하였을 때, 상기 실리사이드층(155)의 입계 사이즈를 도 1에 도시된 종래의 실리사이드층(25)보다 감소시키고 나아가 상기 실리사이드층(155)의 저항을 저감시키기 위함이다. Referring to FIG. 3D, a conductivity type of the ion 153, for example, the source / drain (S / D) and the like, may be used to reduce the grain size of the Ti / TiN layer 151 using an ion implantation process. By implanting ions of the same conductivity type into the Ti / TiN layer 151, the grain size of the Ti / TiN layer 151 is reduced than that of the Ti / TiN layer 51 before the ion implantation process. When the silicide layer 155 of FIG. 3E is formed on the source / drain S / D by treating the Ti / TiN layer 151 by a heat treatment process, the grain size of the silicide layer 155 may be reduced. In order to reduce the resistance of the silicide layer 155 and to reduce the silicide layer 25 of the prior art shown in FIG.
여기서, 상기 이온(153)을 상기 NMOS 트랜지스터를 위한 영역에 이온주입할 경우, 사진 공정을 이용하여 상기 Ti/TiN층(151) 상에 상기 NMOS 트랜지스터를 위한 영역을 노출시키고 상기 PMOS 트랜지스터를 위한 영역을 마스킹하기 위한 이온주입 마스킹층, 예를 들어 감광막의 패턴을 형성한 후 상기 NMOS 트랜지스터를 위한 영역의 Ti/TiN층(151)에 상기 이온(153), 예를 들어 N형 불순물 이온으로서 아세나이드(As) 또는 인(P) 이온을 이온주입한다. 이때, 아세나이드(As) 이온을 30~70 KeV의 에너지와 1E14~1E15 ions/cm2의 도우즈로 이온주입하고, 인(P) 이온을 10~40 KeV의 에너지와 1E14~1E15 ions/cm2의 도우즈로 이온주입할 수 있다.In this case, when the ion 153 is implanted into the region for the NMOS transistor, the region for the NMOS transistor is exposed on the Ti / TiN layer 151 by using a photolithography process, and the region for the PMOS transistor is exposed. After forming a pattern of an ion implantation masking layer, for example, a photoresist film, to mask the Ion implantation of (As) or phosphorus (P) ions. At this time, arsenide (As) ions are implanted with 30 ~ 70 KeV energy and 1E14 ~ 1E15 ions / cm 2 dose, and phosphorus (P) ions with 10 ~ 40 KeV energy and 1E14 ~ 1E15 ions / cm Ion implantation can be carried out with 2 doses.
그런 다음, 상기 이온(153)을 상기 PMOS 트랜지스터를 위한 영역에 이온주입할 경우, 상기 감광막의 패턴을 제거한 후 사진 공정을 이용하여 상기 Ti/TiN층(151) 상에 상기 PMOS 트랜지스터를 위한 영역을 노출시키고 상기 NMOS 트랜지스터를 위한 영역을 마스킹하기 위한 이온주입 마스킹층, 예를 들어 감광막의 패턴을 형성한 후 상기 PMOS 트랜지스터를 위한 영역의 Ti/TiN층(151)에 상기 이온(153), 예를 들어 P형 불순물 이온으로서 보론(B) 또는 BF2 이온을 이온주입한다. 이때, 보론(B) 이온을 2~15 KeV의 에너지와 1E14~1E15 ions/cm2의 도우즈로 이온주입하고, BF2 이온을 10~50 KeV의 에너지와 2E14~2E15 ions/cm2의 도우즈로 이온주입할 수 있다.Then, when the ion 153 is implanted into the region for the PMOS transistor, the photoresist layer is removed, and then the region for the PMOS transistor is formed on the Ti / TiN layer 151 using a photolithography process. An ion implantation masking layer for exposing and masking a region for the NMOS transistor, for example, a pattern of photoresist, is formed and then the ions 153 in the Ti / TiN layer 151 of the region for the PMOS transistor. For example, boron (B) or BF 2 ions are ion-implanted as P-type impurity ions. At this time, the boron (B) ion was implanted with an energy of 2 to 15 KeV and a dose of 1E14 to 1E15 ions / cm 2 , and the BF 2 ion was charged with an energy of 10 to 50 KeV and a 2E14 to 2E15 ions / cm 2 Ion implantation can be carried out.
도 3e를 참조하면, 이어서, 상기 Ti/TiN층(151)을 600~800℃의 온도에서 10~60초의 시간 동안 열처리 공정, 예를 들어 급속 열처리 공정에 의해 살리사이드화한다. 이때, 상기 급속 열처리 공정을 불활성 가스, 예를 들어 질소 가스 등의 분위기에서 진행한다.Referring to FIG. 3E, the Ti / TiN layer 151 is salicided by a heat treatment process, for example, a rapid heat treatment process, for a time of 10 to 60 seconds at a temperature of 600 to 800 ° C. At this time, the rapid heat treatment process is performed in an atmosphere of an inert gas, for example, nitrogen gas.
그 다음에, 예를 들어, 습식 식각 공정을 이용하여 상기 층간 절연막(20)의 표면 상에 남은, 살리사이드화되지 않은 Ti/TiN층(151)을 제거시킨다. 따라서, 상기 비정질화된 소스/드레인(S/D) 상에 실리사이드층(155)이 형성되며 상기 게이트 전극(15) 상에 실리사이드층(157)이 형성된다.Next, a non-salicided Ti / TiN layer 151 remaining on the surface of the interlayer insulating film 20 is removed using, for example, a wet etching process. Accordingly, the silicide layer 155 is formed on the amorphous source / drain S / D and the silicide layer 157 is formed on the gate electrode 15.
따라서, 본 발명은 상기 소스/드레인(S/D) 상의 실리사이드층(155)의 입계를 도 1에 도시된 실리사이드층(25)의 입계보다 작게 형성할 수 있으므로 상기 실리사이드층(155)의 저항을 상기 실리사이드층(25)의 저항보다 저감시킬 수가 있다. 이는 상기 소스/드레인(S/D)과 배선(미도시) 사이의 콘택 저항을 저감시키므로 반도체 소자의 전기적인 신호의 전달 지연을 억제하고 나아가 동작 속도를 향상시킨다.Accordingly, the present invention can form a grain boundary of the silicide layer 155 on the source / drain (S / D) smaller than the grain boundary of the silicide layer 25 shown in FIG. 1, thereby reducing the resistance of the silicide layer 155. The resistance of the silicide layer 25 can be reduced. This reduces the contact resistance between the source / drain S / D and the wiring (not shown), thereby suppressing the transmission delay of the electrical signal of the semiconductor device and further improving the operation speed.
이후, 도면에 도시하지 않았지만, 통상적인 공정을 이용하여 상기 콘택홀의 내부와 함께 상기 층간 절연막 상에 장벽 금속층을 적층하고, 상기 콘택홀을 매립하도록 상기 장벽 금속층 상에 예를 들어 텅스텐층을 적층하고, 상기 텅스텐층을 평탄화 공정에 의해 상기 콘택홀에만 남기고, 상기 콘택홀의 텅스텐층에 전기적으로 연결되도록 상기 층간 절연막 상에 배선의 패턴을 형성함으로써 본 발명의 반도체 소자의 제조 공정을 완료한다.Subsequently, although not shown in the drawings, a barrier metal layer is laminated on the interlayer insulating layer together with the inside of the contact hole using a conventional process, and a tungsten layer is stacked on the barrier metal layer to fill the contact hole, for example. The process of manufacturing the semiconductor device of the present invention is completed by forming a pattern of wiring on the interlayer insulating film to leave the tungsten layer only in the contact hole by a planarization process and to be electrically connected to the tungsten layer of the contact hole.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 액티브 영역에 게이트 전극을 개재하며 게이트 전극을 형성하고, 상기 게이트 전극의 측벽에 스페이서를 형성하고, 상기 게이트 전극을 가운데 두고 소스/드레인을 형성하고, 상기 소스/드레인을 포함하여 상기 반도체 기판의 전역 상에 층간 절연막을 형성하고, 상기 층간 절연막에 상기 게이트 전극과 소스/드레인의 콘택홀을 각각 형성한다. 그 다음에, 상기 콘택홀의 소스/드레인을 비정질화하기 위한 이온을 상기 소스/드레인에 이온주입한 후 상기 콘택홀의 내부와 함께 상기 층간 절연막 상에 장벽 금속층을 적층하거나, 상기 콘택홀의 내부와 함께 상기 층간 절연막 상에 장벽 금속층을 적층한 후 상기 장벽 금속층의 입계 사이즈를 감소하기 위한 이온을 상기 장벽 금속층에 이온주입한다. 이어서, 상기 장벽 금속층을 열처리 공정에 의해 처리함으로써 상기 소스/드레인에 실리사이드층을 형성한다.As described above, in the method of manufacturing a semiconductor device according to the present invention, a gate electrode is formed through a gate electrode in an active region of a semiconductor substrate, a spacer is formed on a sidewall of the gate electrode, and the gate electrode is centered. A source / drain is formed, an interlayer insulating film is formed over the semiconductor substrate including the source / drain, and contact holes of the gate electrode and the source / drain are formed in the interlayer insulating film. Subsequently, ion implantation of ions for amorphizing the source / drain of the contact hole into the source / drain is followed by stacking a barrier metal layer on the interlayer insulating layer together with the inside of the contact hole, or with the inside of the contact hole. After the barrier metal layer is laminated on the interlayer insulating film, ions are implanted into the barrier metal layer to reduce the grain size of the barrier metal layer. Subsequently, a silicide layer is formed on the source / drain by treating the barrier metal layer by a heat treatment process.
따라서, 본 발명은 상기 소스/드레인 상의 실리사이드층의 입계 사이즈를 감소시키므로 상기 소스/드레인의 콘택 저항을 저감시키고 나아가 반도체 소자의 동작 속도를 향상시킨다.Therefore, the present invention reduces the grain size of the silicide layer on the source / drain, thereby reducing the contact resistance of the source / drain and further improving the operating speed of the semiconductor device.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.On the other hand, the present invention is not limited to the contents described in the drawings and detailed description, it is obvious to those skilled in the art that various modifications can be made without departing from the spirit of the invention. .
도 1은 종래 기술에 의한 반도체 소자의 구조를 나타낸 단면도.1 is a cross-sectional view showing the structure of a semiconductor device according to the prior art.
도 2a 내지 도 2h는 본 발명의 실시예에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.2A to 2H are cross-sectional process diagrams illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.3A to 3E are cross-sectional view illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.
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