KR20050055325A - Method of forming capacitor for semiconductor device - Google Patents
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Abstract
본 발명은 고집적 메모리 소자의 캐패시터 제조 시 유전막의 신뢰성을 확보하면서 소자 동작에 요구되는 충분한 캐패시턴스를 확보할 수 있는 방법을 제공한다.The present invention provides a method capable of securing sufficient capacitance required for device operation while ensuring the reliability of a dielectric film when manufacturing a capacitor of a highly integrated memory device.
본 발명은 상부에 절연막에 의해 분리된 하부전극콘택 플러그가 형성된 반도체 기판을 준비하는 단계; 기판 상에 캐패시터 절연막을 형성하는 단계; 플러그가 노출되도록 캐패시터 절연막을 식각하여 캐패시터 형성을 위한 홀을 형성하는 단계; 홀을 포함하는 캐패시터 절연막 표면에 엠보싱 형상을 형성하는 단계; 및 엠보싱 형상이 형성된 홀 표면에 금속막의 하부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다. 바람직하게, 캐패시터 절연막은 BPSG막을 포함한다.The present invention includes preparing a semiconductor substrate having a lower electrode contact plug separated by an insulating film thereon; Forming a capacitor insulating film on the substrate; Etching the capacitor insulating film to expose the plug to form a hole for forming the capacitor; Forming an embossed shape on the surface of the capacitor insulating film including the hole; And forming a lower electrode of the metal film on the surface of the hole in which the embossed shape is formed. Preferably, the capacitor insulating film includes a BPSG film.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 금속막의 하부전극을 구비한 반도체 소자의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly to a method of manufacturing a capacitor of a semiconductor device having a lower electrode of a metal film.
반도체 소자의 고집적화에 따라 셀면적이 감소하면서, 제한된 셀면적 내에서 소자 동작에 요구되는 캐패시턴스를 확보하기 위하여 캐패시터의 높이는 점점 높아지고 유전막 두께는 점점 얇아지고 있다. As the cell area decreases due to the high integration of semiconductor devices, the height of the capacitor is increasing and the thickness of the dielectric film is getting thinner in order to secure the capacitance required for the device operation within the limited cell area.
이 중 캐패시터 높이를 증가시키는 데에는 한계가 있으므로, 최근에는 유전막 두께를 감소시키는데 중점적인 연구가 이루어지고 있으며, 이러한 연구 결과로서 새로운 유전막 개발과 함께 캐패시터 전극 물질이 기존의 폴리실리콘막 대신 금속막을 사용하는 방법이 제시되었다. Among these, there is a limit to increase the height of the capacitor. Recently, researches focused on reducing the thickness of the dielectric film have been conducted. As a result of this research, the capacitor electrode material uses a metal film instead of the conventional polysilicon film with the development of a new dielectric film. The method was presented.
그러나, 금속막의 경우 폴리실리콘막과는 달리 표면 산화막이 생성되지 않아 유전막 두께 감소에는 크게 기여할 수 있으나, 표면에 HSG(HemiSpherical Grain) 등과 같은 엠보싱(embossing) 형상을 형성하는 것이 불가능하여, 예컨대 80㎚ 또는 그 이하의 고집적 메모리 소자 동작에 요구되는 캐패시턴스를 확보하기가 어렵다. 즉, 80㎚ 또는 그 이하의 메모리 소자에서는 약 1.5㎚ 또는 1.0㎚ 두께의 얇은 유전막이 요구되나, 이처럼 유전막 두께가 얇아지게 되면 그 신뢰성이 현저하게 저하되기 때문이다.However, unlike a polysilicon film, a metal film does not produce a surface oxide film, which may greatly contribute to a decrease in dielectric film thickness, but it is impossible to form an embossing shape such as HSG (HemiSpherical Grain) on the surface, for example, 80 nm. Alternatively, it is difficult to secure the capacitance required for the operation of highly integrated memory devices below it. In other words, a thin dielectric film having a thickness of about 1.5 nm or 1.0 nm is required for a memory device of 80 nm or less. However, when the thickness of the dielectric film becomes thinner, the reliability thereof is significantly reduced.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 고집적 메모리 소자의 캐패시터 제조 시 유전막의 신뢰성을 확보하면서 소자 동작에 요구되는 충분한 캐패시턴스를 확보할 수 있는 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and provides a method for securing sufficient capacitance required for device operation while ensuring the reliability of the dielectric film when manufacturing a capacitor of a highly integrated memory device. have.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 상부에 절연막에 의해 분리된 하부전극콘택 플러그가 형성된 반도체 기판을 준비하는 단계; 기판 상에 캐패시터 절연막을 형성하는 단계; 플러그가 노출되도록 캐패시터 절연막을 식각하여 캐패시터 형성을 위한 홀을 형성하는 단계; 홀을 포함하는 캐패시터 절연막 표면에 엠보싱 형상을 형성하는 단계; 및 엠보싱 형상이 형성된 홀 표면에 금속막의 하부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법에 의해 달성될 수 있다.According to an aspect of the present invention for achieving the above technical problem, an object of the present invention comprises the steps of preparing a semiconductor substrate formed with a lower electrode contact plug separated by an insulating film thereon; Forming a capacitor insulating film on the substrate; Etching the capacitor insulating film to expose the plug to form a hole for forming the capacitor; Forming an embossed shape on the surface of the capacitor insulating film including the hole; And forming a lower electrode of the metal film on the surface of the hole in which the embossed shape is formed.
바람직하게, 캐패시터 절연막은 BPSG막을 포함하고, BPSG막의 보론(B) 및 P(인)은 각각 15 내지 20 mol % 및 5 내지 15 mol % 의 농도를 갖는다.Preferably, the capacitor insulating film includes a BPSG film, and boron (B) and P (phosphorus) of the BPSG film have concentrations of 15 to 20 mol% and 5 to 15 mol%, respectively.
또한, 엠보싱 형상은 홀이 형성된 기판을 상온에서 30 분 이상 유지시키거나, 대기 분위기로 200℃ 이하의 저온에서 10분 내지 2시간 동안 열처리하거나, 200℃ 이하의 저온에서 20 내지 80%의 습도로 표면처리하여 형성한다.In addition, the embossed shape is to maintain the substrate on which the hole is formed for 30 minutes or more at room temperature, heat treatment for 10 minutes to 2 hours at a low temperature of 200 ℃ or less in the atmospheric atmosphere, or at a humidity of 20 to 80% at a low temperature of 200 ℃ or less Form by surface treatment.
또한, 하부전극은 티타늄나이트라이드(TiN)막, 텅스텐나이트라이드(WN)막, 탄탈륨나이트라이드(TaN)막 또는 텅스텐(W)으로, 400 내지 600℃의 온도에서 10 내지 30㎚의 두께로 형성한다.The lower electrode may be a titanium nitride (TiN) film, a tungsten nitride (WN) film, a tantalum nitride (TaN) film, or tungsten (W), and has a thickness of 10 to 30 nm at a temperature of 400 to 600 ° C. do.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with an embodiment of the present invention.
도 1a에 도시된 바와 같이, 트랜지스터 및 비트라인 형성 등의 소정의 공정이 완료된 반도체 기판(10) 상에 층간절연막(11)을 형성하고, 층간절연막(11)을 식각하여 기판(10)의 일부를 노출시키는 하부전극용 콘택홀을 형성한다. 그 다음, 콘택홀을 매립하도록 기판 전면 상에 티타늄나이트라이드(TiN)막과 같은 금속막을 증착하고, 화학기계연마(Chemical Mechanical Polishing; CMP) 또는 에치백 공정에 의해 금속막을 분리시켜, 기판(10)과 콘택하는 하부전극콘택 플러그(12)를 형성한다. 그 후, 기판 전면 상에 캐패시터 절연막으로서 질화막(13)과 산화막(14)을 순차적으로 증착한다. 여기서, 질화막(13)은 후속 산화막(14) 제거 시 식각 배리어(barrier)로서 작용한다. 바람직하게, 산화막(14)은 캐패시턴스 확보를 위한 높이만큼의 두께로, 보론(Boron; B)과 인(Phosphorous; P)이 함유된 BPSG(Boron Phosphorous Silica Glass)막으로 증착하며, 이때 보론(B) 와 인(P)의 농도는 각각 15 내지 20 mol % 과 5 내지 15 mol %로 설정한다.As shown in FIG. 1A, an interlayer insulating film 11 is formed on a semiconductor substrate 10 on which predetermined processes such as transistor and bit line formation are completed, and the interlayer insulating film 11 is etched to form part of the substrate 10. Forming a contact hole for the lower electrode to expose the. Subsequently, a metal film such as a titanium nitride (TiN) film is deposited on the entire surface of the substrate to fill the contact hole, and the metal film is separated by chemical mechanical polishing (CMP) or etch back process to form a substrate 10. ) And the lower electrode contact plug 12 is formed. Thereafter, the nitride film 13 and the oxide film 14 are sequentially deposited on the entire substrate as a capacitor insulating film. Here, the nitride film 13 acts as an etch barrier when the oxide film 14 is subsequently removed. Preferably, the oxide film 14 is deposited to a thickness as high as a capacitance to secure a capacitance, and is formed of a BPSG (Boron Phosphorous Silica Glass) film containing boron (B) and phosphorus (P), wherein boron (B) is used. ) And phosphorus (P) concentration is set to 15 to 20 mol% and 5 to 15 mol%, respectively.
도 1b에 도시된 바와 같이, 플러그(12)가 노출되도록 산화막(14)과 질화막(13)을 식각하여 캐패시터 형성을 위한 홀(15)을 형성한다. As illustrated in FIG. 1B, the oxide layer 14 and the nitride layer 13 are etched to expose the plug 12 to form holes 15 for forming a capacitor.
도 1c에 도시된 바와 같이, 홀(15)을 포함하는 산화막(14) 표면에 엠보싱(embossing) 형상(14a)을 형성하여 산화막(14)의 표면 거칠기(roughness)를 증가시킨다. 바람직하게, 엠보싱 형상은 기판을 상온에서 일정 시간 동안, 바람직하게 30 분 이상 유지시키거나, 대기 분위기로 약 200℃ 이하의 저온에서 10분 내지 2시간 동안 열처리하거나, 200℃ 이하의 저온에서 20 내지 80%의 습도로 표면처리하는 것에 의해 형성한다. 그 다음, 엠보싱 형상(14a)이 형성된 기판 표면에 하부전극 물질로서 금속막(16)을 증착한다. 여기서, 금속막(16)은 티타늄나이트라이드(TiN)막, 텅스텐나이트라이드(WN)막, 탄탈륨나이트라이드(TaN)막 또는 텅스텐(W)막으로, 400 내지 600℃의 온도에서 10 내지 30㎚의 두께로 증착한다.As shown in FIG. 1C, an embossing shape 14a is formed on the surface of the oxide film 14 including the hole 15 to increase the surface roughness of the oxide film 14. Preferably, the embossed shape maintains the substrate at room temperature for a period of time, preferably at least 30 minutes, heat-treated for 10 minutes to 2 hours at a low temperature of about 200 ° C. or lower, or 20 to 20 ° C. at a low temperature of 200 ° C. or lower. It is formed by surface treatment with humidity of 80%. Then, the metal film 16 is deposited as the lower electrode material on the substrate surface on which the embossed shape 14a is formed. The metal film 16 is a titanium nitride (TiN) film, a tungsten nitride (WN) film, a tantalum nitride (TaN) film, or a tungsten (W) film, and has a thickness of 10 to 30 nm at a temperature of 400 to 600 ° C. To a thickness of.
도 1d에 도시된 바와 같이, CMP 또는 에치백 공정에 의해 금속막(16)을 분리시켜 하부전극(16a)을 형성한 후, 질화막(13)을 식각 배리어로하여 습식식각으로 산화막(14)을 제거하여 하부전극(16a)을 완전히 노출시킨다. 그 다음, 도시되지는 않았지만, 하부전극(16a) 상에 유전막 및 금속막의 상부전극을 형성하여 캐패시터를 완성한다. 여기서, 유전막은 알루미나(Al2O3)막, 라튬산화(La2O 3)막, 하프늄산화 (HfO2)막, 탄탈륨산화막(Ta2O5) 또는 이들의 조합막으로, 270 내지 450℃의 온도에서, 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 형성한다.As shown in FIG. 1D, after the metal film 16 is separated by the CMP or etch back process to form the lower electrode 16a, the oxide film 14 is wet-etched using the nitride film 13 as an etch barrier. It removes and exposes the lower electrode 16a completely. Next, although not shown, an upper electrode of a dielectric film and a metal film is formed on the lower electrode 16a to complete the capacitor. Here, the dielectric film may be an alumina (Al 2 O 3 ) film, a lithium oxide (La 2 O 3 ) film, a hafnium oxide (HfO 2 ) film, a tantalum oxide film (Ta 2 O 5 ), or a combination thereof, 270 to 450 ° C. At the temperature of is formed by Chemical Vapor Deposition (CVD) or Atomic Layer Deposition (ALD).
상기 실시예에 의하면, 캐패시터 형성을 위한 홀 형성 후, 캐패시터 절연막 표면에 엠보싱 형상을 형성하여 표면 거칠기를 증가시키고 그 상부에 하부전극을 형성하여 하부전극이 엠보싱 형상을 갖도록 함으로써, 하부전극의 표면적을 극대화시킬 수 있게 된다. 이에 따라, 80㎚ 또는 그 이하의 고집적 메모리 소자의 캐패시터 제조 시 신뢰성이 유지되는 정도까지만 유전막 두께를 낮추더라도 소자 동작에 요구되는 캐패시턴스를 충분히 확보할 수 있게 된다.According to the above embodiment, after hole formation for capacitor formation, an embossed shape is formed on the surface of the capacitor insulating film to increase surface roughness, and a lower electrode is formed on the upper surface thereof, thereby lowering the surface area of the lower electrode. It can be maximized. As a result, even if the thickness of the dielectric film is reduced only to the extent that the reliability of the capacitor of the 80 nm or less highly integrated memory device is maintained, it is possible to sufficiently secure the capacitance required for device operation.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
전술한 본 발명은 고집적 메모리 소자의 캐패시터 제조 시 유전막의 신뢰성을 확보할 수 있을 뿐만 아니라 소자 동작에 요구되는 캐패시턴스를 충분히 확보할 수 있다.The present invention described above can secure the reliability of the dielectric film when manufacturing the capacitor of the highly integrated memory device, and can also secure the capacitance required for device operation.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 단면도.1A to 1D are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device in accordance with an embodiment of the present invention.
※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing
10 : 반도체 기판 11 : 층간절연막10 semiconductor substrate 11 interlayer insulating film
12 : 하부전극콘택 플러그 13 : 질화막12: lower electrode contact plug 13: nitride film
14 : 산화막 14a : 엠보싱14 oxide film 14a embossing
15 : 홀 16 : 금속막15: hole 16: metal film
16a : 하부전극16a: lower electrode
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