KR20050051529A - Pulse-based high speed low power flip-flop - Google Patents
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Abstract
펄스 기반 고속 저전력 플립플롭이 개시된다. 본 발명의 플립플롭은 클럭 신호에 응답하여 데이터 입력 신호를 래치하여 데이터 출력 신호로 변환시킨다. 플립플롭은 제1 및 제2 클럭 펄스 신호에 응답하여 데이터 입력 신호를 래치하는 래치부와 클럭 신호를 수신하여 제1 및 제2 클럭 펄스 신호를 발생하는 펄스 발생부를 포함한다. 펄스 발생부는 클럭 신호와 가변 지연 소자의 출력을 입력하여 제1 클럭 펄스 신호로 출력하는 낸드 게이트와, 낸드 게이트의 출력을 입력하여 제2 클럭 펄스로 출력하는 제1 인버터, 그리고 클럭 신호를 제1 입력 신호로, 그리고 인버터의 출력을 제2 입력 신호로 수신하여 그 출력 신호를 낸드 게이트로 피이드백시키는 가변 지연 소자를 포함한다. 가변 지연 소자의 출력이 플로팅되는 것을 방지하기 위하여, 그리고 가변 지연 소자의 출력이 접지 전압으로 단락되는 것을 방지하기 위하여, 펄스 발생부는 가변 지연 소자의 출력과 접지 전압 사이에 직렬로 연결되는 제1 및 제2 엔모스 트랜지스터들을 더 포함한다.A pulse based high speed low power flip flop is disclosed. The flip-flop of the present invention latches a data input signal in response to a clock signal and converts the data input signal into a data output signal. The flip-flop includes a latch unit for latching a data input signal in response to the first and second clock pulse signals, and a pulse generator for receiving a clock signal and generating first and second clock pulse signals. The pulse generator includes a NAND gate for inputting the output of the clock signal and the variable delay element to output the first clock pulse signal, a first inverter for inputting the output of the NAND gate as the second clock pulse, and a first clock signal. And a variable delay element for receiving the input signal and the output of the inverter as a second input signal and feeding the output signal back to the NAND gate. In order to prevent the output of the variable delay element from floating, and to prevent the output of the variable delay element from being shorted to ground voltage, the pulse generator comprises first and second series connected in series between the output of the variable delay element and the ground voltage; And further including second NMOS transistors.
Description
본 발명은 반도체 집적 회로에 관한 것으로, 특히 펄스 기반 고속 저전력 플립플롭에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor integrated circuits, and more particularly to pulse-based high speed low power flip-flops.
반도체 집적 회로들 중 디지털 회로에서 데이터 기억 소자로써 플립플롭과 래치가 사용된다. 플립플롭은 클럭 신호에 의해 결정되는 시각에서 자신의 입력 신호를 표본하여 자신의 출력 신호로 변환시키고, 래치는 클럭 신호에 관계없이 자신의 입력 신호들을 연속적으로 관찰하고 이를 자신의 출력 신호로 변환시킨다.Flip-flops and latches are used as data storage elements in digital circuits of semiconductor integrated circuits. Flip-flops sample their input signals at their time determined by the clock signal and convert them to their output signals, while latches continuously observe their input signals and convert them to their output signals regardless of the clock signal. .
도 1은 통상적인 펄스 기반 플립플롭의 블락 다이어그램을 설명하는 도면이다. 이를 참조하면, 펄스 기반 플립플롭(pulse-based flip-flop; 100)은 펄스 발생부(120)에서 발생되는 클럭 펄스 신호들(~φ,φ)에 응답하여 입력 데이터(DIN)를 출력 데이터(DOUT)로 변환시키는 래치(110)를 포함한다. 펄스 기반 플립플롭(100)은 적어도 4개 이상의 게이트들로 구성되는 마스터-슬레이브 플립플롭(master-slave flip-flop)에 비하여 하나의 래치(110)를 사용하기 때문에, 동작 스피드면에서나 전력 소모면에서 우수하다. 1 is a diagram illustrating a block diagram of a conventional pulse-based flip-flop. Referring to this, the pulse-based flip-flop 100 outputs input data DIN in response to clock pulse signals ˜φ and φ generated by the pulse generator 120. Latch 110 to convert to DOUT). The pulse-based flip-flop 100 uses one latch 110 as compared to a master-slave flip-flop consisting of at least four gates. Excellent at
펄스 기반 플립플롭(100)에서 펄스 발생부(120)는 도 2에 도시된 바와 같이, 클럭 신호(CLOCK)를 입력하는 직렬 연결된 제1 내지 제3 인버터들(122, 124, 126), 클럭 신호(CLOCK)와 제3 인버터(126)의 출력을 입력하여 제1 클럭 펄스 신호(~φ)를 출력하는 낸드 게이트(128), 그리고 낸드 게이트(128)의 출력을 입력하여 제2 클럭 펄스 신호(φ)를 출력하는 제4 인버터(130)를 포함한다. 제1 내지 제3 인버터들(122, 124, 126)의 지연 시간은 제1 및 제2 클럭 펄스 신호(~φ, φ)의 펄스 폭을 결정한다.In the pulse-based flip-flop 100, the pulse generator 120 may include first and third inverters 122, 124, and 126 connected in series to input a clock signal CLOCK, as shown in FIG. 2, and a clock signal. The NAND gate 128 for inputting the CLOCK and the output of the third inverter 126 to output the first clock pulse signal ˜φ, and the output of the NAND gate 128 for the second clock pulse signal ( and a fourth inverter 130 for outputting φ). Delay times of the first to third inverters 122, 124, and 126 determine pulse widths of the first and second clock pulse signals ˜φ and φ.
그런데, 펄스 발생부(120)는 5개의 게이트들로 구성되는 관계로 인해 상대적으로 칩 면적이 커지고 전력 소모가 증가되는 데, 이는 고속 동작 및 저전력 소모를 요하는 회로에 사용되어질 때 고려해야 할 문제점이 된다.However, the pulse generator 120 has a relatively large chip area and increased power consumption due to the relationship of five gates, which is a problem to be considered when used in a circuit requiring high speed operation and low power consumption. do.
따라서, 본 발명의 목적은 이미 알려진 펄스 발생부보다 적은 게이트 수로 구성되는 펄스 발생부를 구현하여 저 전력 소모와 작은 칩 면적 요건을 만족시키는 데 있다.Accordingly, it is an object of the present invention to satisfy a low power consumption and a small chip area requirement by implementing a pulse generator composed of fewer gates than a known pulse generator.
상기 목적을 달성하기 위하여, 본 발명에 따른 플립플롭은 제1 및 제2 클럭 펄스 신호에 응답하여 데이터 입력 신호를 래치하는 래치부; 및 클럭 신호를 수신하여 제1 및 제2 클럭 펄스 신호를 발생하는 펄스 발생부를 구비한다.In order to achieve the above object, the flip-flop according to the present invention includes a latch unit for latching a data input signal in response to the first and second clock pulse signal; And a pulse generator for receiving a clock signal and generating first and second clock pulse signals.
본 발명의 바람직한 제1면에 따른 펄스 발생부는 클럭 신호와 가변 지연 소자의 출력을 입력하고 제1 클럭 펄스 신호를 출력하는 낸드 게이트; 낸드 게이트의 출력을 입력하여 제2 클럭 펄스로 출력하는 제1 인버터; 클럭 신호를 제1 입력 신호로, 그리고 인버터의 출력을 제2 입력 신호로 수신하여 그 출력 신호를 낸드 게이트로 피이드백시키는 가변 지연 소자; 가변 지연 소자의 출력을 입력하는 제2 인버터; 및 가변 지연 소자의 출력과 접지 전압 사이에 연결되고 제2 인버터의 출력에 게이팅되는 엔모스 트랜지스터를 포함한다.According to a first aspect of the present invention, a pulse generator includes: a NAND gate configured to input a clock signal and an output of a variable delay element and output a first clock pulse signal; A first inverter inputting an output of the NAND gate and outputting the second clock pulse; A variable delay element for receiving the clock signal as the first input signal and the output of the inverter as the second input signal and feeding the output signal back to the NAND gate; A second inverter for inputting an output of the variable delay element; And an NMOS transistor coupled between the output of the variable delay element and the ground voltage and gated to the output of the second inverter.
본 발명의 바람직한 제2면에 따른 펄스 발생부는 클럭 신호와 가변 지연 소자의 출력을 입력하고 제1 클럭 펄스 신호를 출력하는 낸드 게이트; 낸드 게이트의 출력을 입력하여 제2 클럭 펄스로 출력하는 제1 인버터; 클럭 신호를 제1 입력 신호로, 그리고 인버터의 출력을 제2 입력 신호로 수신하여 그 출력 신호를 낸드 게이트로 피이드백시키는 가변 지연 소자; 가변 지연 소자의 출력을 입력하는 제2 인버터; 가변 지연 소자의 출력이 그 드레인에, 그리고 클럭 신호가 그 게이트에 연결되는 제1 엔모스 트랜지스터; 및 제1 엔모스 트랜지스터의 소스가 그 드레인에, 제2 인버터의 출력이 그 게이트에, 그리고 접지 전압이 그 소스에 연결되는 제2 엔모스 트랜지스터를 포함한다.According to a second aspect of the present invention, a pulse generator includes: a NAND gate configured to input a clock signal and an output of a variable delay element and output a first clock pulse signal; A first inverter inputting an output of the NAND gate and outputting the second clock pulse; A variable delay element for receiving the clock signal as the first input signal and the output of the inverter as the second input signal and feeding the output signal back to the NAND gate; A second inverter for inputting an output of the variable delay element; A first NMOS transistor having an output of the variable delay element at its drain and a clock signal at its gate; And a second NMOS transistor having a source of the first NMOS transistor at its drain, an output of the second inverter at its gate, and a ground voltage connected at the source thereof.
본 발명의 바람직한 제3면에 따른 펄스 발생부는 클럭 신호, 인에이블 신호, 그리고 가변 지연 소자의 출력을 입력하고 제1 클럭 펄스 신호를 출력하는 낸드 게이트; 낸드 게이트의 출력을 입력하여 제2 클럭 펄스로 출력하는 제1 인버터; 및 클럭 신호를 제1 입력 신호로, 그리고 인버터의 출력을 제2 입력 신호로 수신하여 그 출력 신호를 낸드 게이트로 피이드백시키는 가변 지연 소자; 가변 지연 소자의 출력을 입력하는 제2 인버터; 및 가변 지연 소자의 출력과 접지 전압 사이에 연결되고 제2 인버터의 출력에 게이팅되는 엔모스 트랜지스터를 포함한다.According to a third aspect of the present invention, a pulse generator includes: a NAND gate configured to input a clock signal, an enable signal, and an output of a variable delay element, and output a first clock pulse signal; A first inverter inputting an output of the NAND gate and outputting the second clock pulse; And a variable delay element for receiving the clock signal as the first input signal and the output of the inverter as the second input signal and feeding the output signal back to the NAND gate. A second inverter for inputting an output of the variable delay element; And an NMOS transistor coupled between the output of the variable delay element and the ground voltage and gated to the output of the second inverter.
본 발명의 바람직한 제4면에 따른 펄스 발생부는 클럭 신호, 인에이블 신호, 그리고 가변 지연 소자의 출력을 입력하고 제1 클럭 펄스 신호를 출력하는 낸드 게이트; 낸드 게이트의 출력을 입력하여 제2 클럭 펄스로 출력하는 제1 인버터; 및 클럭 신호를 제1 입력 신호로, 그리고 인버터의 출력을 제2 입력 신호로 수신하여 그 출력 신호를 낸드 게이트로 피이드백시키는 가변 지연 소자; 가변 지연 소자의 출력을 입력하는 제2 인버터; 가변 지연 소자의 출력이 그 드레인에, 그리고 클럭 신호가 그 게이트에 연결되는 제1 엔모스 트랜지스터; 및 제1 엔모스 트랜지스터의 소스가 그 드레인에, 제2 인버터의 출력이 그 게이트에, 그리고 접지 전압이 그 소스에 연결되는 제2 엔모스 트랜지스터를 포함한다.According to a fourth aspect of the present invention, a pulse generator includes: a NAND gate configured to input a clock signal, an enable signal, and an output of a variable delay element, and output a first clock pulse signal; A first inverter inputting an output of the NAND gate and outputting the second clock pulse; And a variable delay element for receiving the clock signal as the first input signal and the output of the inverter as the second input signal and feeding the output signal back to the NAND gate. A second inverter for inputting an output of the variable delay element; A first NMOS transistor having an output of the variable delay element at its drain and a clock signal at its gate; And a second NMOS transistor having a source of the first NMOS transistor at its drain, an output of the second inverter at its gate, and a ground voltage connected at the source thereof.
본 발명의 바람직한 제5면에 따른 펄스 발생부는 클럭 신호와 가변 지연 소자의 출력을 입력하고 제1 클럭 펄스 신호를 출력하는 노아 게이트; 노아 게이트의 출력을 입력하여 제2 클럭 펄스로 출력하는 제1 인버터; 및 클럭 신호를 제1 입력 신호로, 그리고 인버터의 출력을 제2 입력 신호로 수신하여 그 출력 신호를 노아 게이트로 피이드백시키는 가변 지연 소자; 가변 지연 소자의 출력을 입력하는 제2 인버터; 및 가변 지연 소자의 출력과 전원 전압 사이에 연결되고 제2 인버터의 출력에 게이팅되는 피모스 트랜지스터를 포함한다.According to a fifth aspect of the present invention, there is provided a pulse generator including a noah gate for inputting a clock signal and an output of a variable delay element and outputting a first clock pulse signal; A first inverter inputting an output of the NOR gate and outputting the second clock pulse; And a variable delay element for receiving the clock signal as the first input signal and the output of the inverter as the second input signal and feeding the output signal back to the NOR gate. A second inverter for inputting an output of the variable delay element; And a PMOS transistor connected between the output of the variable delay element and the power supply voltage and gated to the output of the second inverter.
본 발명의 바람직한 제6면에 따른 펄스 발생부는 클럭 신호와 가변 지연 소자의 출력을 입력하고 제1 클럭 펄스 신호를 출력하는 노아 게이트; 노아 게이트의 출력을 입력하여 제2 클럭 펄스로 출력하는 제1 인버터; 및 클럭 신호를 제1 입력 신호로, 그리고 인버터의 출력을 제2 입력 신호로 수신하여 그 출력 신호를 노아 게이트로 피이드백시키는 가변 지연 소자; 가변 지연 소자의 출력을 입력하는 제2 인버터; 가변 지연 소자의 출력이 그 드레인에, 그리고 클럭 신호가 그 게이트에 연결되는 제1 피모스 트랜지스터; 및 제1 피모스 트랜지스터의 소스가 그 드레인에, 제2 인버터의 출력이 그 게이트에, 그리고 전원 전압이 그 소스에 연결되는 제2 피모스 트랜지스터를 포함한다.According to a sixth aspect of the present invention, there is provided a pulse generator comprising: a noah gate for inputting a clock signal and an output of a variable delay element and outputting a first clock pulse signal; A first inverter inputting an output of the NOR gate and outputting the second clock pulse; And a variable delay element for receiving the clock signal as the first input signal and the output of the inverter as the second input signal and feeding the output signal back to the NOR gate. A second inverter for inputting an output of the variable delay element; A first PMOS transistor having an output of the variable delay element at its drain and a clock signal at its gate; And a second PMOS transistor having a source of the first PMOS transistor at its drain, an output of the second inverter at its gate, and a power supply voltage connected to the source.
본 발명의 바람직한 제7면에 따른 펄스 발생부는 클럭 신호, 인에이블 신호, 그리고 가변 지연 소자의 출력을 입력하고 제1 클럭 펄스 신호를 출력하는 노아 게이트; 노아 게이트의 출력을 입력하여 제2 클럭 펄스로 출력하는 제1 인버터; 및 클럭 신호를 제1 입력 신호로, 그리고 인버터의 출력을 제2 입력 신호로 수신하여 그 출력 신호를 노아 게이트로 피이드백시키는 가변 지연 소자; 가변 지연 소자의 출력을 입력하는 제2 인버터; 및 가변 지연 소자의 출력과 전원 전압 사이에 연결되고 제2 인버터의 출력에 게이팅되는 피모스 트랜지스터를 포함한다.According to a seventh aspect of the present invention, there is provided a pulse generator including a noah gate for inputting a clock signal, an enable signal, and an output of a variable delay element, and outputting a first clock pulse signal; A first inverter inputting an output of the NOR gate and outputting the second clock pulse; And a variable delay element for receiving the clock signal as the first input signal and the output of the inverter as the second input signal and feeding the output signal back to the NOR gate. A second inverter for inputting an output of the variable delay element; And a PMOS transistor connected between the output of the variable delay element and the power supply voltage and gated to the output of the second inverter.
본 발명의 바람직한 제8면에 따른 펄스 발생부는 클럭 신호, 인에이블 신호, 그리고 가변 지연 소자의 출력을 입력하고 제1 클럭 펄스 신호를 출력하는 노아 게이트; 노아 게이트의 출력을 입력하여 제2 클럭 펄스로 출력하는 제1 인버터; 및 클럭 신호를 제1 입력 신호로, 그리고 인버터의 출력을 제2 입력 신호로 수신하여 그 출력 신호를 노아 게이트로 피이드백시키는 가변 지연 소자; 가변 지연 소자의 출력을 입력하는 제2 인버터; 가변 지연 소자의 출력이 그 드레인에, 그리고 클럭 신호가 그 게이트에 연결되는 제1 피모스 트랜지스터; 및 제1 피모스 트랜지스터의 소스가 그 드레인에, 제2 인버터의 출력이 그 게이트에, 그리고 전원 전압이 그 소스에 연결되는 제2 피모스 트랜지스터를 포함한다.According to an eighth aspect of the present invention, there is provided a pulse generator including a noah gate for inputting a clock signal, an enable signal, and an output of a variable delay element, and outputting a first clock pulse signal; A first inverter inputting an output of the NOR gate and outputting the second clock pulse; And a variable delay element for receiving the clock signal as the first input signal and the output of the inverter as the second input signal and feeding the output signal back to the NOR gate. A second inverter for inputting an output of the variable delay element; A first PMOS transistor having an output of the variable delay element at its drain and a clock signal at its gate; And a second PMOS transistor having a source of the first PMOS transistor at its drain, an output of the second inverter at its gate, and a power supply voltage connected to the source.
따라서, 본 발명의 펄스 발생부에 의하면, 종래의 펄스 발생부에 비하여 회로 구성 게이트 수를 줄이고 전력 감소 및 면적 감소를 가져온다.Therefore, according to the pulse generator of the present invention, the number of circuit configuration gates is reduced, power reduction, and area reduction as compared with the conventional pulse generator.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings that describe exemplary embodiments of the present invention and the contents described in the accompanying drawings.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.
도 3은 본 발명의 제1 실시예에 따른 펄스 발생부를 설명하는 도면이다. 이를 참조하면, 펄스 발생부(300)는 클럭 신호(CLOCK)에 응답하여 제1 및 제2 클럭 펄스 신호들(~φ,φ)을 발생하는 데, 클럭 신호(CLOCK)와 가변 지연 소자(306)의 출력을 입력하는 낸드 게이트(302), 낸드 게이트(302)의 출력을 입력하는 인버터(304), 그리고 클럭 신호(CLOCK)와 인버터(304)의 출력을 입력하는 가변 지연 소자(306)를 포함한다. 낸드 게이트(302)의 출력은 제1 클럭 펄스 신호(~φ)가 되고 인버터(304)의 출력은 제2 클럭 펄스 신호(φ)가 된다.3 is a view for explaining a pulse generator according to the first embodiment of the present invention. Referring to this, the pulse generator 300 generates the first and second clock pulse signals ˜φ and φ in response to the clock signal CLOCK, and the clock signal CLOCK and the variable delay element 306. NAND gate 302 for inputting the output of the NAND, inverter 304 for inputting the output of the NAND gate 302, and variable delay element 306 for inputting the output of the clock signal CLOCK and the inverter 304 Include. The output of the NAND gate 302 becomes the first clock pulse signal ˜φ and the output of the inverter 304 becomes the second clock pulse signal φ.
그리고, 펄스 발생부(300)는 제2 인버터(307)와 엔모스 트랜지스터(308)를 더 포함한다. 가변 지연 소자(306)의 출력은 제2 인버터(307)로 입력되고, 제2 인버터(307)의 출력은 가변 지연 소자(306)의 출력과 접지 전압(VSS) 사이에 연결되는 엔모스 트랜지스터(308)의 게이트에 연결된다. 제2 인버터(307)와 엔모스 트랜지스터(308)는 클럭 신호(CLOCK)의 로직 하이레벨 구간 동안 가변 지연 소자(306)의 출력이 플로팅되는 것을 방지하기 위하여 추가된다.The pulse generator 300 further includes a second inverter 307 and an NMOS transistor 308. An output of the variable delay element 306 is input to the second inverter 307, and an output of the second inverter 307 is connected between the output of the variable delay element 306 and the ground voltage VSS ( 308 is connected to the gate. The second inverter 307 and the NMOS transistor 308 are added to prevent the output of the variable delay element 306 from floating during the logic high level period of the clock signal CLOCK.
본 실시예의 펄스 발생부(300)는 종래 5개의 게이트들로 구성되는 펄스 발생부(120)에 비하여 3개의 게이트들로 구성되기 때문에, 종래의 펄스 발생부(120)에 비하여 회로 구성 게이트 수를 줄이고 전력 감소 및 면적 감소를 가져온다.Since the pulse generator 300 according to the present exemplary embodiment includes three gates as compared to the pulse generator 120 including five gates in the related art, the number of gates of the circuit configuration is higher than that of the conventional pulse generator 120. Reducing power consumption and area reduction.
가변 지연 소자(306)는 다양하게 구현될 수 있는 데, 구체적으로 도 4 내지 도 8에 도시되어 있으며, 클럭 신호(CLOCK)를 입력하는 P 입력 단자와 인버터(304)의 출력을 입력하는 N 입력 단자, 그리고 그 출력 단자(OUT)로 구성된다.The variable delay element 306 may be implemented in various ways. Specifically, the variable delay element 306 is illustrated in FIGS. Terminal, and its output terminal (OUT).
도 4의 가변 지연 소자(306)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 피모스 트랜지스터(402)와 엔모스 트랜지스터(404)가 직렬로 연결되고, 피모스 트랜지스터(402)의 게이트가 P 입력 단자가 되고 엔모스 트랜지스터(404)의 게이트가 N입력 단자가 되고, 그리고 피모스 트랜지스터(402)와 엔모스 트랜지스터(404)의 드레인이 출력 단자(OUT)가 된다.In the variable delay device 306 of FIG. 4, the PMOS transistor 402 and the NMOS transistor 404 are connected in series between the power supply voltage VDD and the ground voltage VSS, and the gate of the PMOS transistor 402 is connected. Becomes the P input terminal, the gate of the NMOS transistor 404 becomes the N input terminal, and the drains of the PMOS transistor 402 and the NMOS transistor 404 become the output terminal OUT.
도 5의 가변 지연 소자(306)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 피모스 트랜지스터(502)와 제1 및 제2 엔모스 트랜지스터(504, 506)가 직렬로 연결되고, 피모스 트랜지스터(502)의 게이트가 P 입력 단자가 되고 제2 엔모스 트랜지스터(506)의 게이트에는 N 입력 단자가 연결되고, 피모스 트랜지스터(502)와 제1 엔모스 트랜지스터(504)의 드레인이 출력 단자(OUT)가 된다. 제1 엔모스 트랜지스터(504)의 게이트에는 전원 전압(VDD)이 연결된다. In the variable delay device 306 of FIG. 5, the PMOS transistor 502 and the first and second NMOS transistors 504 and 506 are connected in series between the power supply voltage VDD and the ground voltage VSS. The gate of the MOS transistor 502 becomes the P input terminal, the N input terminal is connected to the gate of the second NMOS transistor 506, and the drains of the PMOS transistor 502 and the first NMOS transistor 504 are output. It becomes terminal OUT. A power supply voltage VDD is connected to the gate of the first NMOS transistor 504.
도 6의 가변 지연 소자(306)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 피 모스 트랜지스터(602)와 엔모스 트랜지스터(604)가 직렬로 연결되고, 피모스 트랜지스터(602)와 엔모스 트랜지스터(604)의 드레인은 제1 인버터(606)의 입력으로 연결되고 제1 인버터(606)의 출력은 제2 인버터(608)의 입력으로 연결된다. 피모스 트랜지스터(602)의 게이트가 P 입력 단자가 되고 엔모스 트랜지스터(604)의 게이트가 N 입력 단자가 되고, 제2 인버터(608)의 출력이 출력 단자(OUT)가 된다.In the variable delay device 306 of FIG. 6, the PMOS transistor 602 and the NMOS transistor 604 are connected in series between the power supply voltage VDD and the ground voltage VSS, and the PMOS transistor 602 and the NMOS transistor 602 are connected in series. The drain of the MOS transistor 604 is connected to the input of the first inverter 606 and the output of the first inverter 606 is connected to the input of the second inverter 608. The gate of the PMOS transistor 602 becomes the P input terminal, the gate of the NMOS transistor 604 becomes the N input terminal, and the output of the second inverter 608 becomes the output terminal OUT.
도 7의 가변 지연 소자(306)는 N 입력 단자를 입력하는 직렬 연결된 제1 및 제2 인버터들(702, 704)과 전원 전압(VDD)과 접지 전압(VSS) 사이에 연결되는 피모스 트랜지스터(706)와 엔모스 트랜지스터(708)를 포함한다. 피모스 트랜지스터(706)의 게이트는 P 입력 단자가 되고 피모스 트랜지스터(706)와 엔모스 트랜지스터(708)의 드레인이 출력 단자(OUT)가 되고, 엔모스 트랜지스터(708)의 게이트는 제2 인버터(704)의 출력에 연결된다.The variable delay element 306 of FIG. 7 includes a PMOS transistor connected between the first and second inverters 702 and 704 connected to the N input terminal and the power supply voltage VDD and the ground voltage VSS. 706 and the NMOS transistor 708. The gate of the PMOS transistor 706 becomes the P input terminal, the drain of the PMOS transistor 706 and the NMOS transistor 708 becomes the output terminal OUT, and the gate of the NMOS transistor 708 is the second inverter. Connected to the output of 704.
도 8의 가변 지연 소자(306)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 피모스 트랜지스터(802)와 제1 및 제2 엔모스 트랜지스터(804, 806)를 포함한다. 피모스 트랜지스터(802)의 게이트는 P 입력 단자가 되고, 제1 및 제2 엔모스 트랜지스터들(804, 806)의 게이트는 N 입력 단자가 되고, 피모스 트랜지스터(802)와 제1 엔모스 트랜지스터(804)의 게이트는 출력 단자(OUT)가 된다.The variable delay element 306 of FIG. 8 includes a PMOS transistor 802 and first and second NMOS transistors 804 and 806 connected in series between a power supply voltage VDD and a ground voltage VSS. The gate of the PMOS transistor 802 becomes the P input terminal, the gates of the first and second NMOS transistors 804 and 806 become the N input terminal, and the PMOS transistor 802 and the first NMOS transistor The gate of 804 becomes the output terminal OUT.
도 9 내지 도 12는 펄스 기반 플립플롭(100, 도 1)에 사용되는 래치를 다양한 예제로 들어 구체적으로 설명하는 도면이다. 9 to 12 illustrate a latch used in the pulse-based flip-flop 100 (FIG. 1) in various examples.
도 9의 래치(900)는 제1 및 제2 클럭 펄스 신호들(~φ,φ)에 응답하여 데이터 입력 신호(DIN)를 입력하는 제1 인버터(902), 제1 인버터(902)의 출력을 입력하는 제2 인버터(904), 제1 및 제2 클럭 펄스 신호들(~φ,φ)에 응답하여 제2 인버터(904)의 출력을 입력하고 그 출력이 제1 인버터(902)의 출력과 연결되는 제3 인버터(906), 그리고 제1 인버터(902)의 출력을 입력하여 데이터 출력 신호(DOUT)로 출력하는 제4 인버터(908)를 포함한다. 래치(900)는 제1 클럭 펄스 신호(~φ)가 하강 에지일 때, 그리고 제2 클럭 펄스 신호(φ)가 상승 에지일 때 데이터 입력 신호(DIN)을 데이터 출력 신호(DOUT)로 출력한다.The latch 900 of FIG. 9 outputs the first inverter 902 and the first inverter 902 to input the data input signal DIN in response to the first and second clock pulse signals ˜φ and φ. Inputs the output of the second inverter 904 in response to the second inverter 904 and the first and second clock pulse signals (˜φ, φ), the output of which is output by the first inverter 902. And a third inverter 906 connected to the first inverter 906 and a fourth inverter 908 for inputting an output of the first inverter 902 and outputting the data output signal DOUT. The latch 900 outputs the data input signal DIN as the data output signal DOUT when the first clock pulse signal φ is on the falling edge and when the second clock pulse signal φ is on the rising edge. .
도 10의 래치(1000)는 데이터 입력 신호(DIN)와 반전된 스캔 인에이블 신호(~SE)를 입력하는 제1 앤드 게이트(1002), 스캔 입력 신호(SI)와 스캔 인에이블 신호(SE)를 입력하는 제2 앤드 게이트(1004), 제1 및 제2 클럭 펄스 신호들(~φ,φ)에 응답하여 제1 및 제2 앤드 게이트들(1002, 1004)의 출력을 입력하는 노아 게이트(1006), 노아 게이트(1006)의 출력을 입력하는 제1 인버터(1008), 제1 및 제2 클럭 펄스 신호들(~φ,φ)에 응답하여 제1 인버터(1008)의 출력을 입력하고 그 출력이 노아 게이트(1006)의 출력과 연결되는 제2 인버터(1010), 그리고 노아 게이트(1006)의 출력을 입력하여 데이터 출력 신호(DOUT)로 출력하는 제3 인버터(1012)를 포함한다.The latch 1000 of FIG. 10 includes a first end gate 1002 for inputting the data input signal DIN and the inverted scan enable signal ˜SE, a scan input signal SI, and a scan enable signal SE. Noah gate for inputting the output of the first and second AND gates 1002 and 1004 in response to the second and gate 1004 and the first and second clock pulse signals ˜φ and φ. 1006, the output of the first inverter 1008 in response to the first inverter 1008, the first and second clock pulse signals (φ, φ) inputting the output of the noah gate 1006, and the A second inverter 1010 having an output connected to the output of the NOR gate 1006, and a third inverter 1012 that receives an output of the NOR gate 1006 and outputs the data output signal DOUT.
래치(1000)는 스캔 인에이블 신호(SE)가 로직 하이레벨로 활성화일 때 스캔 입력 신호(SI)를, 그리고 스캔 인에이블 신호(SE)가 로직 로우레벨로로 비활성화일 때 데이터 입력 신호(DIN)를 래치(900)의 입력 신호로 받아들인다. 이 후, 제1 및 제2 클럭 펄스 신호들(~φ,φ)에 응답하여 수신된 입력 신호를 데이터 출력 신호(DOUT)로 출력한다.The latch 1000 receives the scan input signal SI when the scan enable signal SE is activated to a logic high level, and the data input signal DIN when the scan enable signal SE is disabled to a logic low level. ) Is received as an input signal of the latch 900. Thereafter, the received input signal is output as the data output signal DOUT in response to the first and second clock pulse signals ˜φ and φ.
도 11의 래치(1100)는 제1 및 제2 클럭 펄스 신호들(~φ,φ)에 응답하여 데이터 입력 신호(DIN)를 입력하는 제1 인버터(1102), 제1 인버터(1102)의 출력과 셋트 신호(~SET)를 입력하는 낸드 게이트(1104), 제1 및 제2 클럭 펄스 신호들(~φ,φ)에 응답하여 낸드 게이트(1104)의 출력을 입력하고 그 출력이 제1 인버터(1102)의 출력과 연결되는 제2 인버터(1106), 그리고 제1 인버터(1102)의 출력을 입력하여 데이터 출력 신호(DOUT)로 출력하는 제3 인버터(1108)를 포함한다.The latch 1100 of FIG. 11 has an output of a first inverter 1102 and a first inverter 1102 that input a data input signal DIN in response to first and second clock pulse signals ˜φ and φ. And an output of the NAND gate 1104 in response to the NAND gate 1104 and the first and second clock pulse signals ˜φ and φ for inputting a set signal (˜SET) to the first inverter. A second inverter 1106 connected to the output of 1102, and a third inverter 1108 for inputting the output of the first inverter 1102 and outputting the data output signal DOUT.
래치(1100)는 셋트 신호(~SET)가 로직 하이레벨로 비활성화일 때 제1 및 제2 클럭 펄스 신호들(~φ,φ)에 응답하여 데이터 입력 신호(DIN)를 데이터 출력 신호(DOUT)로 출력하고, 셋트 신호(~SET)가 로직 로우레벨로 활성화일 때 데이터 출력 신호(DOUT)을 로직 하이레벨로 셋트시킨다.The latch 1100 may output the data input signal DIN in response to the first and second clock pulse signals ˜φ and φ when the set signal ˜SET is deactivated to a logic high level. The data output signal DOUT is set to a logic high level when the set signal (~ SET) is activated to a logic low level.
도 12의 래치(1200)는 제1 및 제2 클럭 펄스 신호들(~φ,φ)에 응답하여 데이터 입력 신호(DIN)를 입력하는 제1 인버터(1202), 제1 인버터(1102)의 출력과 리셋 신호(RESET)를 입력하는 노아 게이트(1204), 제1 및 제2 클럭 펄스 신호들(~φ,φ)에 응답하여 노아 게이트(1204)의 출력을 입력하고 그 출력이 제1 인버터(1202)의 출력과 연결되는 제2 인버터(1206), 그리고 제1 인버터(1202)의 출력을 입력하여 데이터 출력 신호(DOUT)로 출력하는 제3 인버터(1208)를 포함한다.The latch 1200 of FIG. 12 outputs the first inverter 1202 and the first inverter 1102 to input the data input signal DIN in response to the first and second clock pulse signals ˜φ and φ. And an output of the NOR gate 1204 in response to the NOR gate 1204 and the first and second clock pulse signals ˜φ and φ for inputting a reset signal RESET. A second inverter 1206 connected to the output of the 1202, and a third inverter 1208 for inputting the output of the first inverter 1202 and outputting the data output signal DOUT.
래치(1200)는 리셋 신호(RESET)의 로직 로우레벨로 비활성화일 때 제1 및 제2 클럭 펄스 신호들(~φ,φ)에 응답하여 데이터 입력 신호(DIN)를 데이터 출력 신호(DOUT)로 출력하고, 리셋 신호(RESET)가 로직 하이레벨로 활성화일 때 데이터 출력 신호(DOUT)을 로직 로우레벨로 리셋시킨다.The latch 1200 turns the data input signal DIN into the data output signal DOUT in response to the first and second clock pulse signals ˜φ and φ when the latch 1200 is inactive at a logic low level of the reset signal RESET. Output, and resets the data output signal DOUT to a logic low level when the reset signal RESET is activated to a logic high level.
도 13은 본 발명의 제2 실시예에 따른 펄스 발생부를 설명하는 도면이다. 이를 참조하면, 펄스 발생부(1300)는 도 3의 펄스 발생부(300)와 비교하여, 가변 지연 소자(1306)의 출력과 제1 엔모스 트랜지스터(1308) 사이에 클럭 신호(CLOCK)에 게이팅되는 제2 엔모스 트랜지스터(1309)를 더 포함한다는 점에서 차이가 있다. 엔모스 트랜지스터(1309)는 도 3에서 가변 지연 소자(306)의 출력이 로직 하이레벨로 상승하는 구간에서 엔모스 트랜지스터(308)가 턴오프될 때까지 접지 전압(VSS)으로 전류 경로가 형성되는 것을 방지하기 위하여 추가된다. 즉, 클럭 신호(CLOCK)의 로직 로우레벨에 의해 가변 지연 소자(1306)의 출력이 로직 하이레벨로 상승할 때 제2 엔모스 트랜지스터(1309)는 턴오프되어 가변 지연 소자(1306)의 출력과 접지 전압(VSS) 사이의 경로가 차단된다.13 is a view for explaining a pulse generator according to a second embodiment of the present invention. Referring to this, the pulse generator 1300 is gated to the clock signal CLOCK between the output of the variable delay element 1306 and the first NMOS transistor 1308 in comparison with the pulse generator 300 of FIG. 3. The difference is that the second NMOS transistor 1309 is further included. In the NMOS transistor 1309, a current path is formed to the ground voltage VSS until the NMOS transistor 308 is turned off in a period in which the output of the variable delay element 306 rises to a logic high level in FIG. 3. Is added to prevent things. That is, when the output of the variable delay element 1306 rises to the logic high level due to the logic low level of the clock signal CLOCK, the second NMOS transistor 1309 is turned off and thus the output of the variable delay element 1306 is reduced. The path between ground voltage VSS is blocked.
도 14는 본 발명의 제1 실시예에 따른 펄스 발생부(300, 도 1)에서 발생되는 제1 및 제2 클럭 펄스 신호들(~φ,φ)을 대표적으로 도 9의 래치(900)에 제공하였을 때 펄스 기반 플립플롭의 동작 타이밍도를 보여주는 도면이다. 이를 참조하면, 클럭 신호(CLOCK)의 상승 에지에 따라 소정의 펄스로 발생되는 제1 및 제2 클럭 펄스 신호(~φ, φ)에 응답하여 데이터 입력 신호(DIN)를 데이터 출력 신호(DOUT)로 출력한다. 도 14의 동작 타이밍도는 본 발명의 제2 실시예에 따른 펄스 발생부(1300, 도 13)와 도 9의 래치(900)가 결합된 펄스 기반 플립플롭의 동작에도 동일하게 적용된다. FIG. 14 illustrates first and second clock pulse signals (˜φ, φ) generated by the pulse generator 300 (FIG. 1) according to the first exemplary embodiment of the present invention in the latch 900 of FIG. FIG. 3 shows an operation timing diagram of a pulse-based flip-flop when provided. Referring to this, the data input signal DIN is converted into the data output signal DOUT in response to the first and second clock pulse signals ˜φ and φ generated by predetermined pulses along the rising edge of the clock signal CLOCK. Will output The operation timing diagram of FIG. 14 is equally applicable to the operation of the pulse-based flip-flop in which the pulse generators 1300 and 13 and the latch 900 of FIG. 9 are coupled according to the second embodiment of the present invention.
도 15는 본 발명의 제3 실시예에 따른 펄스 발생부를 설명하는 도면이다. 이를 참조하면, 펄스 발생부(1500)는 인에이블 신호(ENABLE)가 로직 하이레벨로 활성화되면 도 3의 펄스 발생부(300)처럼 동작된다. 펄스 발생부(1500)는 클럭 신호(CLOCK), 인에이블 신호(ENABLE) 그리고 가변 지연 소자(1506)의 출력을 입력하는 낸드 게이트(1502), 낸드 게이트(1502)의 출력을 입력하는 인버터(1504), 그리고 클럭 신호(CLOCK)를 P 입력 단자로, 그리고 인버터(1504)의 출력을 N 입력 단자로 입력하는 가변 지연 소자(1506)를 포함한다. 낸드 게이트(1502)의 출력은 제1 클럭 펄스 신호(~φ)로 발생되고 인버터(1504)의 출력은 제2 클럭 펄스 신호(φ)로 발생된다.15 is a diagram for explaining a pulse generator according to a third embodiment of the present invention. Referring to this, when the enable signal ENABLE is activated at a logic high level, the pulse generator 1500 operates like the pulse generator 300 of FIG. 3. The pulse generator 1500 may include a NAND gate 1502 for inputting a clock signal, an enable signal, and an output of the variable delay element 1506, and an inverter 1504 for inputting an output of the NAND gate 1502. And a variable delay element 1506 for inputting the clock signal CLOCK to the P input terminal and the output of the inverter 1504 to the N input terminal. The output of the NAND gate 1502 is generated as the first clock pulse signal ˜φ and the output of the inverter 1504 is generated as the second clock pulse signal φ.
그리고 펄스 발생부(1500)는 도 3과 같이 클럭 신호(CLOCK)의 로직 하이레벨 구간 동안 가변 지연 소자(1506)의 출력이 플로팅되는 것을 방지하기 위해, 가변 지연 소자(1506)의 출력을 입력하는 제2 인버터(1507)과 가변 지연 소자(1506)의 출력과 접지 전압(VSS) 사이에 연결되고 제2 인버터(1507)의 출력에 게이팅되는 엔모스 트랜지스터(1508)를 더 포함한다. 가변 지연 소자(1506)는 앞서 도 4 내지 도 8에서 설명한 회로들 중에 어느 하나로 대체될 수 있음은 당업자에게 자명하다.The pulse generator 1500 inputs the output of the variable delay device 1506 to prevent the output of the variable delay device 1506 from floating during the logic high level period of the clock signal CLOCK as shown in FIG. 3. And an NMOS transistor 1508 connected between the output of the second inverter 1507 and the variable delay element 1506 and the ground voltage VSS and gated to the output of the second inverter 1507. It will be apparent to those skilled in the art that the variable delay element 1506 may be replaced with any of the circuits described above with reference to FIGS. 4 to 8.
도 16은 본 발명의 제4 실시예에 따른 펄스 발생부를 설명하는 도면이다. 이를 참조하면, 펄스 발생부(1600)는 인에이블 신호(ENABLE)가 로직 하이레벨로 활성화되면 도 13의 펄스 발생부(1300)처럼 동작된다. 펄스 발생부(1600)는 클럭 신호(CLOCK), 인에이블 신호(ENABLE) 그리고 가변 지연 소자(1606)의 출력을 입력하는 낸드 게이트(1602), 낸드 게이트(1602)의 출력을 입력하는 제1 인버터(1604), 그리고 클럭 신호(CLOCK)를 P 입력 단자로, 그리고 인버터(1604)의 출력을 N 입력 단자로 입력하는 가변 지연 소자(1606)를 포함한다. 낸드 게이트(1602)의 출력은 제1 클럭 펄스 신호(~φ)로 발생되고 인버터(1604)의 출력은 제2 클럭 펄스 신호(φ)로 발생된다.16 is a view for explaining a pulse generator according to a fourth embodiment of the present invention. Referring to this, when the enable signal ENABLE is activated at a logic high level, the pulse generator 1600 operates like the pulse generator 1300 of FIG. 13. The pulse generator 1600 may include a NAND gate 1602 for inputting a clock signal, an enable signal, and an output of the variable delay device 1606, and a first inverter for inputting an output of the NAND gate 1602. 1604, and a variable delay element 1606 for inputting the clock signal CLOCK to the P input terminal and the output of the inverter 1604 to the N input terminal. The output of the NAND gate 1602 is generated as the first clock pulse signal ˜φ and the output of the inverter 1604 is generated as the second clock pulse signal φ.
그리고 펄스 발생부(1600)는 가변 지연 소자(1606)의 출력을 입력하는 제2 인버터(1607)과 가변 지연 소자(1506)의 출력과 접지 전압(VSS) 사이에 직렬 연결 제1 및 제2 엔모스 트랜지스터(1608, 1609)를 포함한다. 제1 엔모스 트랜지스터(1608)의 게이트는 제2 인버터(1607)의 출력에 연결되고, 제2 엔모스 트랜지스터(1609)의 게이트는 클럭 신호(CLOCK)에 연결된다.In addition, the pulse generator 1600 may connect the first inverter and the second encoder 1607 between the output of the variable delay device 1606 and the output of the variable delay device 1506 and the ground voltage VSS. MOS transistors 1608 and 1609. The gate of the first NMOS transistor 1608 is connected to the output of the second inverter 1607, and the gate of the second NMOS transistor 1609 is connected to the clock signal CLOCK.
도 17은 본 발명의 제5 실시예에 따른 펄스 발생부를 설명하는 도면이다. 이를 참조하면, 펄스 발생부(1700)는 클럭 신호(CLOCK)와 가변 지연 소자(1706)의 출력을 입력하는 노아 게이트(1702), 노아 게이트(1702)의 출력을 입력하는 인버터(1704), 그리고 클럭 신호(CLOCK)와 인버터(1704)의 출력을 입력하는 가변 지연 소자(1706)를 포함한다. 노아 게이트(1702)의 출력은 제1 클럭 펄스 신호(~φ)가 되고 인버터(1704)의 출력은 제2 클럭 펄스 신호(φ)가 된다.17 is a view for explaining a pulse generator according to a fifth embodiment of the present invention. Referring to this, the pulse generator 1700 may include a NOR gate 1702 for inputting a clock signal CLOCK and an output of the variable delay element 1706, an inverter 1704 for inputting an output of the NOR gate 1702, and And a variable delay element 1706 for inputting the clock signal CLOCK and the output of the inverter 1704. The output of the NOR gate 1702 becomes the first clock pulse signal ˜φ and the output of the inverter 1704 becomes the second clock pulse signal φ.
그리고, 펄스 발생부(1700)는 클럭 신호(CLOCK)의 로직 로우레벨 구간 동안 가변 지연 소자(1706)의 출력이 플로팅되는 것을 방지하기 위하여, 가변 지연 소자(1706)의 출력을 입력하는 제2 인버터(1707)과 가변 지연 소자(1706)의 출력과 전원 전압(VCC) 사이에 연결되고 제2 인버터(1707)의 출력에 게이팅되는 피모스 트랜지스터(1708)를 더 포함한다. In addition, the pulse generator 1700 may input the output of the variable delay device 1706 to prevent the output of the variable delay device 1706 from floating during the logic low level period of the clock signal CLOCK. And a PMOS transistor 1708 connected between the output of the variable delay element 1706 and the power supply voltage VCC and gated to the output of the second inverter 1707.
도 18 본 발명의 제6 실시예에 따른 펄스 발생부를 설명하는 도면이다. 이를 참조하면, 펄스 발생부(1800)는 도 17의 펄스 발생부(1700)와 비교하여, 가변 지연 소자(1806)의 출력과 제1 피모스 트랜지스터(1808) 사이에 클럭 신호(CLOCK)에 게이팅되는 제2 엔모스 트랜지스터(1809)를 더 포함한다는 점에서 차이가 있다. 제2 피모스 트랜지스터(1809)는 도 17의 가변 지연 소자(1706)의 출력이 로직 로우레벨로 하강하는 구간에서 피모스 트랜지스터(1708)가 턴오프될 때까지 전원 전압(VDD)으로부터 전류 경로가 형성되는 것을 방지하기 위하여 추가된다. 즉, 클럭 신호(CLOCK)의 로직 하이레벨에 의해 가변 지연 소자(1806)의 출력이 로직 로우레벨로 하강할 때 제2 피모스 트랜지스터(1809)는 턴오프되어 가변 지연 소자(1806)의 출력과 전원 전압(VDD) 사이의 경로가 차단된다.18 is a view for explaining a pulse generator according to a sixth embodiment of the present invention. Referring to this, the pulse generator 1800 is gated to the clock signal CLOCK between the output of the variable delay element 1806 and the first PMOS transistor 1808 in comparison with the pulse generator 1700 of FIG. 17. The difference is that the second NMOS transistor 1809 is further included. The second PMOS transistor 1809 has a current path from the power supply voltage VDD until the PMOS transistor 1708 is turned off in a period in which the output of the variable delay element 1706 of FIG. 17 falls to a logic low level. Is added to prevent formation. That is, when the output of the variable delay element 1806 drops to the logic low level due to the logic high level of the clock signal CLOCK, the second PMOS transistor 1809 is turned off and is coupled with the output of the variable delay element 1806. The path between the power supply voltage VDD is cut off.
도 19는 본 발명의 제5 실시예에 따른 펄스 발생부(1700, 도 17)와 예컨대, 도 9의 래치(900)를 결합한 펄스 기반 플립플롭의 동작 타이밍도를 설명하는 도면이다. 이를 참조하면, 클럭 신호(CLOCK)의 하강 에지에 따라 소정의 펄스로 발생되는 제1 및 제2 클럭 펄스 신호(~φ, φ)에 응답하여 데이터 입력 신호(DIN)를 데이터 출력 신호(DOUT)로 출력한다. 그리고, 도 19의 동작 타이밍도는 본 발명의 제6 실시예에 따른 펄스 발생부(1800, 도 18)와 도 9의 래치(900)가 결합된 펄스 기반 플립플롭의 동작에도 동일하게 적용된다.FIG. 19 is a diagram illustrating an operation timing diagram of a pulse-based flip-flop in which a pulse generator 1700 (FIG. 17) according to the fifth embodiment of the present invention is coupled with, for example, the latch 900 of FIG. 9. Referring to this, in response to the falling edge of the clock signal CLOCK, the data input signal DIN is converted into the data output signal DOUT in response to the first and second clock pulse signals ˜φ and φ generated by predetermined pulses. Will output 19 is equally applicable to the operation of the pulse-based flip-flop in which the pulse generators 1800 and 18 and the latch 900 of FIG. 9 are coupled according to the sixth embodiment of the present invention.
도 20은 본 발명의 제7 실시예에 따른 펄스 발생부를 설명하는 도면이다. 이를 참조하면, 펄스 발생부(2000)는 인에이블 신호(/ENABLE)가 로직 로우레벨로 활성화되면 도 17의 펄스 발생부(1700)처럼 동작된다. 펄스 발생부(2000)는 클럭 신호(CLOCK), 인에이블 신호(/ENABLE) 그리고 가변 지연 소자(2006)의 출력을 입력하는 노아 게이트(2002), 노아 게이트(2002)의 출력을 입력하는 제1 인버터(2004), 그리고 클럭 신호(CLOCK)를 P 입력 단자로, 그리고 제1 인버터(2004)의 출력을 N 입력 단자로 입력하는 가변 지연 소자(2006)를 포함한다. 노아 게이트(2002)의 출력은 제1 클럭 펄스 신호(~φ)로 발생되고 제1 인버터(2004)의 출력은 제2 클럭 펄스 신호(φ)로 발생된다.20 is a view for explaining a pulse generator according to a seventh embodiment of the present invention. Referring to this, when the enable signal / ENABLE is activated at a logic low level, the pulse generator 2000 operates like the pulse generator 1700 of FIG. 17. The pulse generator 2000 may include a NOR gate 2002 for inputting a clock signal, an enable signal / ENABLE, and an output of the variable delay device 2006, and a first input for outputting the NOA gate 2002. An inverter 2004 and a variable delay element 2006 for inputting a clock signal CLOCK to a P input terminal and an output of the first inverter 2004 to an N input terminal are included. The output of the NOR gate 2002 is generated as the first clock pulse signal ˜φ and the output of the first inverter 2004 is generated as the second clock pulse signal φ.
그리고 펄스 발생부(2000)는 가변 지연 소자(2006)의 출력을 입력하는 제2 인버터(2007)과 가변 지연 소자(2006)의 출력과 전원 전압(VDD) 사이에 연결되고 제2 인버터(2007)의 출력에 게이팅되는 피모스 트랜지스터(2008)를 더 포함한다.In addition, the pulse generator 2000 is connected between the output of the variable delay element 2006 and the output of the variable delay element 2006 and the power supply voltage VDD, and the second inverter 2007 receives the output of the variable delay element 2006. It further includes a PMOS transistor 2008 gated to the output of.
도 21은 본 발명의 제8 실시예에 따른 펄스 발생부를 설명하는 도면이다. 이를 참조하면, 펄스 발생부(2100)는 인에이블 신호(ENABLE)가 로직 하이레벨로 활성화되면 도 13의 펄스 발생부(1300)처럼 동작된다. 펄스 발생부(2100)는 클럭 신호(CLOCK), 인에이블 신호(/ENABLE) 그리고 가변 지연 소자(2106)의 출력을 입력하는 노아 게이트(2102), 노아 게이트(2102)의 출력을 입력하는 제1 인버터(2104), 그리고 클럭 신호(CLOCK)를 P 입력 단자로, 그리고 제1 인버터(2104)의 출력을 N 입력 단자로 입력하는 가변 지연 소자(2106)를 포함한다. 노아 게이트(2102)의 출력은 제1 클럭 펄스 신호(~φ)로 발생되고 제1 인버터(2104)의 출력은 제2 클럭 펄스 신호(φ)로 발생된다.21 is a diagram for explaining a pulse generator according to an eighth embodiment of the present invention. Referring to this, the pulse generator 2100 operates like the pulse generator 1300 of FIG. 13 when the enable signal ENABLE is activated at a logic high level. The pulse generator 2100 may include a NOR gate 2102 for inputting a clock signal, an enable signal (/ ENABLE), and an output of the variable delay element 2106, and a first input for inputting an output of the NOR gate 2102. An inverter 2104 and a variable delay element 2106 for inputting a clock signal CLOCK to a P input terminal and an output of the first inverter 2104 to an N input terminal. The output of the NOR gate 2102 is generated as a first clock pulse signal ˜φ and the output of the first inverter 2104 is generated as a second clock pulse signal φ.
그리고 펄스 발생부(2100)는 가변 지연 소자(2106)의 출력을 입력하는 제2 인버터(2107)과 가변 지연 소자(2106)의 출력과 전원 전압(VDD) 사이에 직렬 연결 제1 및 제2 피모스 트랜지스터(2108, 2109)를 포함한다. 제1 피모스 트랜지스터(2108)의 게이트는 제2 인버터(2107)의 출력에 연결되고, 제2 피모스 트랜지스터(2109)의 게이트는 클럭 신호(CLOCK)에 연결된다.In addition, the pulse generator 2100 may connect a first inverter and a second P2 connected in series between the output of the variable delay element 2106 and the output of the variable delay element 2106 and the power supply voltage VDD. MOS transistors 2108 and 2109. The gate of the first PMOS transistor 2108 is connected to the output of the second inverter 2107, and the gate of the second PMOS transistor 2109 is connected to the clock signal CLOCK.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 본 발명의 플립플롭에 의하면, 종래의 펄스 발생부에 비하여 회로 구성 게이트 수가 작은 펄스 발생부를 구비하여 전력 감소 및 면적 감소를 가져온다.According to the flip-flop of the present invention described above, a pulse generator having a smaller number of circuit configuration gates is provided than the conventional pulse generator, resulting in power reduction and area reduction.
도 1은 통상적인 펄스 기반 플립플롭의 블락 다이어그램을 설명하는 도면이다.1 is a diagram illustrating a block diagram of a conventional pulse-based flip-flop.
도 2는 종래에 잘 알려진 펄스 발생부를 설명하는 도면이다.2 is a view for explaining a pulse generator well known in the art.
도 3은 본 발명의 제1 실시예에 따른 펄스 발생부를 설명하는 도면이다.3 is a view for explaining a pulse generator according to the first embodiment of the present invention.
도 4 내지 도 8 각각은 도 3의 펄스 발생부에 포함되는 가변 지연 소자를 설명하는 도면이다.4 to 8 are views for explaining the variable delay element included in the pulse generator of FIG. 3.
도 9 내지 도 12 각각은 도 1의 펄스 기반 플립플롭에 포함되는 래치를 설명하는 도면이다.9 to 12 each illustrate a latch included in the pulse-based flip-flop of FIG. 1.
도 13은 본 발명의 제2 실시예에 따른 펄스 발생부를 설명하는 도면이다.13 is a view for explaining a pulse generator according to a second embodiment of the present invention.
도 14는 도 3의 펄스 발생부와 도 9의 래치가 결합된 펄스 기반 플립플롭의 동작 타이밍도를 보여주는 도면이다.14 is a diagram illustrating an operation timing diagram of a pulse-based flip-flop in which the pulse generator of FIG. 3 and the latch of FIG. 9 are coupled to each other.
도 15는 본 발명의 제3 실시예에 따른 펄스 발생부를 설명하는 도면이다.15 is a diagram for explaining a pulse generator according to a third embodiment of the present invention.
도 16은 본 발명의 제4 실시예에 따른 펄스 발생부를 설명하는 도면이다.16 is a view for explaining a pulse generator according to a fourth embodiment of the present invention.
도 17은 본 발명의 제5 실시예에 따른 펄스 발생부를 설명하는 도면이다.17 is a view for explaining a pulse generator according to a fifth embodiment of the present invention.
도 18은 본 발명의 제6 실시예에 따른 펄스 발생부를 설명하는 도면이다. 18 is a view for explaining a pulse generator according to a sixth embodiment of the present invention.
도 19는 도 17의 펄스 발생부와 도 9의 래치가 결합된 펄스 기반 플립플롭의 동작 타이밍도를 보여주는 도면이다.19 is a diagram illustrating an operation timing diagram of a pulse-based flip-flop in which the pulse generator of FIG. 17 and the latch of FIG. 9 are coupled to each other.
도 20은 본 발명의 제7 실시예에 따른 펄스 발생부를 설명하는 도면이다.20 is a view for explaining a pulse generator according to a seventh embodiment of the present invention.
도 21은 본 발명의 제8 실시예에 따른 펄스 발생부를 설명하는 도면이다.21 is a diagram for explaining a pulse generator according to an eighth embodiment of the present invention.
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