KR20050050908A - Semiconductor device and forming method thereof - Google Patents
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Abstract
반도체 소자 및 그 제조 방법에 관한 본 발명은 기판 상에 게이트, 소오스 및 드레인이 형성된 반도체 소자 구조물에서, 상기 구조물 상에 제1 질화막을 증착한 후 비트라인 콘택 영역을 1차 식각하여 비트라인 콘택 영역의 측벽에 제1 질화막 스페이서를 형성하는 단계와, 상기 결과물 상에 제2 질화막을 증착한 후 비트라인 콘택 영역 및 스토리지노드 콘택 영역을 동시에 2차 식각하여, 상기 비트라인 콘택 영역의 측벽에는 상기 제1 질화막 스페이서 상에 제2 질화막 스페이서를 형성하고, 상기 스토리지 노드 콘택 영역의 측벽에는 제1질화막 스페이서 및 제2질화막 스페이서를 동시에 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 것으로, 상기의 구성에 따라 본 발명은 비트라인콘택 영역의 저항을 낮추고 반도체 소자의 리프레쉬 효율을 개선할 수 있는 효과가 있다. The present invention relates to a semiconductor device and a method of manufacturing the same.In a semiconductor device structure having a gate, a source, and a drain formed on a substrate, a bit line contact region is formed by first etching the bit line contact region after depositing a first nitride film on the structure. Forming a first nitride film spacer on a sidewall of the second nitride film; and depositing a second nitride film on the resultant, and simultaneously etching the bitline contact region and the storage node contact region on the sidewall of the bitline contact region. And forming a second nitride film spacer on the first nitride film spacer, and simultaneously forming a first nitride film spacer and a second nitride film spacer on sidewalls of the storage node contact region. The present invention lowers the resistance of the bit line contact region and improves the refresh efficiency of the semiconductor device. There is an effect that can seonhal.
Description
본 발명은 실리콘 기판에 형성된 다수의 소자분리영역과; 소자분리영역 사이의 기판 상에 형성된 게이트와; 소자분리영역과 상기 게이트 사이의 기판 상부에 서로 이격되어 형성된 소오스/드레인 영역과; 비트라인 콘택 및 스토리지 노드 콘택을 포함하는 반도체 소자에 있어서, 상기 비트라인 콘택 형성영역의 측벽 스페이서는 얇게 형성하고 상기 스토리지 노드 콘택 형성영역의 측벽 스페이서는 두껍게 형성하는 것을 특징으로 하는 반도체 소자 및 그 제조 방법에 관한 것으로, 비트라인콘택 영역의 측벽에는 두번의 식각공정을 거쳐 질화막 스페이서를 형성하고, 스토리지노드 콘택 영역의 측벽에는 한번의 식각공정을 거쳐 질화막 스페이서를 형성함으로써, 비트라인 콘택 영역의 저항을 낮추고 반도체 소자의 리프레쉬 효율을 개선할 수 있도록 하는 것이다. The present invention provides a plurality of device isolation regions formed on a silicon substrate. A gate formed on the substrate between the device isolation regions; Source / drain regions formed on the substrate between the device isolation region and the gate and spaced apart from each other; A semiconductor device comprising a bit line contact and a storage node contact, wherein the sidewall spacers of the bitline contact forming region are formed thin and the sidewall spacers of the storage node contact forming region are formed thick. The method relates to forming a nitride spacer on the sidewall of the bit line contact region through two etching processes, and forming the nitride spacer on the sidewall of the storage node contact region through a single etching process, thereby reducing the resistance of the bitline contact region. It is to lower and improve the refresh efficiency of the semiconductor device.
도 1a 내지 도 1d는 종래기술에 의한 디램셀의 제조방법을 타나낸 공정단면도들이다.1A to 1D are process cross-sectional views illustrating a method of manufacturing a DRAM cell according to the prior art.
우선 도 1a에 도시된 바와 같이, 먼저 반도체 기판(10) 상부에 트렌치(trench)를 형성한 뒤 상기 트렌치 내에 절연물질을 충전하여 소자분리영역(13)을 형성한 후, 상기 소자분리영역(13)에 의해 활성영역과 격리영역으로 구분된 반도체 기판(10) 상면에 게이트산화막(15)과 게이트전극(17) 및 질화막(19)과 버퍼 산화막(25)으로 이루어진 게이트를 형성한다.First, as shown in FIG. 1A, first, a trench is formed on the semiconductor substrate 10, and an isolation material 13 is formed by filling an insulating material in the trench, and then the device isolation region 13. A gate oxide film 15, a gate electrode 17, a nitride film 19, and a buffer oxide film 25 are formed on the upper surface of the semiconductor substrate 10 divided into active and isolation regions.
그리고, 상기 게이트를 마스크(mask)로 이용하여, 이온주입 법으로 상기 게이트 사이에 노출된 반도체 기판(10)에 소오스(source : 112a)영역과 드레인(drain : 112b)영역을 형성한 다음 제1 질화막(30) 및 제2 질화막(40)을 연속 증착한다.Then, using the gate as a mask, a source (drain 112a) region and a drain (drain 112b) region are formed in the semiconductor substrate 10 exposed between the gates by ion implantation. The nitride film 30 and the second nitride film 40 are continuously deposited.
계속하여, 도 1b에 도시된 바와 같이, 상기 결과물 상에 비트라인 콘택 영역(B) 뿐만 아니라 스토리지 노드 콘택 영역 모두 오픈된 마스크를 이용하여 전면 식각함으로써, 제1 질화막 스페이서(30') 및 제2 질화막 스페이서(40')를 형성한다.Subsequently, as illustrated in FIG. 1B, the first nitride layer spacer 30 ′ and the second nitride layer are etched by using a mask in which not only the bit line contact region B but also the storage node contact region are opened on the resultant. The nitride film spacer 40 'is formed.
따라서, 스토리지노드콘택(SNC : S) 영역 및 비트라인콘택(BLC : B) 영역의 측벽에 상기 제1 질화막 스페이서(30')와 상기 제2 질화막 스페이서(40')가 동일한 두께로 형성되는 것이다.Accordingly, the first nitride layer spacer 30 ′ and the second nitride layer spacer 40 ′ are formed on the sidewalls of the storage node contact (SNC: S) region and the bit line contact (BLC: B) region. .
이후, 종래 기술에서 제시하는 디램 소자는 도 1d에 도시된 바와 같이 랜딩플러그 폴리(LP POLY : 60)를 상기 결과물 전면에 매립하여 평탄화함으로써 형성된다.Then, the DRAM device proposed in the prior art is formed by embedding the landing plug poly (LP POLY: 60) to the entire surface of the resultant, as shown in Figure 1d.
상기 제1 질화막 스페이서(30') 및 상기 제2 질화막 스페이서(40')는 후속 공정 중 스토리지 노드 콘택 플러그와 비트라인을 형성하는 공정에서, 스토리지 노드 콘택 플러그와 비트라인을 상기 게이트와 절연시키는 역할을 한다. The first nitride layer spacer 30 ′ and the second nitride layer spacer 40 ′ insulate the storage node contact plug and the bit line from the gate in a process of forming the storage node contact plug and the bit line in a subsequent process. Do it.
일반적으로, 반도체 소자의 제조시 비트라인콘택 영역(B)의 사이드 월(측벽) 스페이서 두께는 저항과 관련하여 중요한 요소이고, 스토리지노드 콘택 영역(S)의 사이드 월(측벽) 스페이서 두께는 누설전류(GIDL: Gate Induced Drain Leakage)로 인한 반도체 소자의 리프레쉬 효율에 관련된 중요한 요소이다.In general, the thickness of the side wall (side wall) spacer of the bit line contact region (B) is an important factor in relation to the resistance, and the thickness of the side wall (side wall) spacer of the storage node contact region (S) is a leakage current in the manufacture of semiconductor devices. It is an important factor related to the refresh efficiency of semiconductor devices due to (GIDL: Gate Induced Drain Leakage).
그러나, 상기와 같은 종래 기술에서는 노드영역에 관계 없이 단일공정으로 각 노드영역의 측벽에 질화막 스페이서를 형성하기 때문에, 비트라인콘택 영역(B)과 스토리지노드콘택 영역(S)의 측벽에 형성되는 질화막 스페이서의 두께가 동일함에 따라, 비트라인콘택 영역(B)의 저항 증가 및 스토리지노드 콘택 영역(S)의 누설전류 증가로 인한 반도체 소자의 리프레쉬 효율 저하 등의 문제점이 있다. However, since the nitride film spacers are formed on the sidewalls of each node region in a single process regardless of the node regions, the nitride films formed on the sidewalls of the bit line contact region B and the storage node contact region S, however. As the thicknesses of the spacers are the same, there is a problem such as a decrease in the refresh efficiency of the semiconductor device due to an increase in the resistance of the bit line contact region B and an increase in the leakage current of the storage node contact region S.
본 발명은 이와 같은 문제점을 해결하고자 안출된 것으로서, 비트라인콘택과 스토리지노드 콘택을 포함하는 반도체 소자에 있어서 비트라인콘택 영역과 스토리지노드 콘택 영역의 측벽에 각기 두께가 다른 질화막 스페이서를 형성함으로써 반도체 소자의 리프레쉬(refresh) 효율을 개선한다는데 그 목적이 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and in the semiconductor device including the bit line contact and the storage node contact, the semiconductor device is formed by forming nitride spacers having different thicknesses on sidewalls of the bit line contact region and the storage node contact region. The aim is to improve the refresh efficiency of the system.
상기와 같은 목적을 달성하기 위한 본 발명은 기판 상에 게이트, 소오스 및 드레인이 형성된 반도체 소자 구조물에서, 상기 구조물 상에 제1 질화막을 증착한 후 비트라인 콘택 영역을 1차 식각하여 비트라인 콘택 영역의 측벽에 제1 질화막 스페이서를 형성하는 단계와, 상기 결과물 상에 제2 질화막을 증착한 후 비트라인 콘택 영역 및 스토리지노드 콘택 영역을 동시에 2차 식각하여, 상기 비트라인 콘택 영역의 측벽에는 상기 제1 질화막 스페이서 상에 제2 질화막 스페이서를 형성하고, 상기 스토리지 노드 콘택 영역의 측벽에는 제1질화막 스페이서 및 제2질화막 스페이서를 동시에 형성하는 단계를 포함하여 이루어지는 반도체 소자의 제조 방법을 제공한다.In accordance with an aspect of the present invention, a semiconductor device structure including a gate, a source, and a drain formed on a substrate includes: depositing a first nitride layer on the structure, and first etching the bit line contact region, thereby forming a bit line contact region. Forming a first nitride film spacer on a sidewall of the second nitride film; and depositing a second nitride film on the resultant, and simultaneously etching the bitline contact region and the storage node contact region on the sidewall of the bitline contact region. A method of manufacturing a semiconductor device includes forming a second nitride film spacer on a first nitride film spacer, and simultaneously forming a first nitride film spacer and a second nitride film spacer on sidewalls of the storage node contact region.
또한, 상기와 같은 본 발명은 실리콘 기판에 형성된 다수의 소자분리영역과; 소자분리영역 사이의 기판 상에 형성된 게이트와; 소자분리영역과 상기 게이트 사이의 기판 상부에 서로 이격되어 형성된 소오스/드레인 영역과; 비트라인 콘택 및 스토리지 노드 콘택을 포함하는 반도체 소자에 있어서, 상기 비트라인 콘택 형성영역의 측벽 스페이서는 얇게 형성되고 상기 스토리지 노드 콘택 형성영역의 측벽 스페이서는 두껍게 형성되는 것을 특징으로 하는 반도체 소자를 제공한다.In addition, the present invention as described above is a plurality of device isolation region formed on the silicon substrate; A gate formed on the substrate between the device isolation regions; Source / drain regions formed on the substrate between the device isolation region and the gate and spaced apart from each other; A semiconductor device comprising a bit line contact and a storage node contact, wherein the sidewall spacers of the bitline contact forming region are formed thin and the sidewall spacers of the storage node contact forming region are formed thick. .
본 발명에 의한 반도체 소자의 제조 방법에 따르면, 상기 제1 질화막의 두께는 10Å~300Å으로 하는 것이 바람직하고, 상기 제2 질화막 또한 10Å~300Å의 두께로 형성하는 것이 바람직하다.According to the manufacturing method of the semiconductor element by this invention, it is preferable that the thickness of a said 1st nitride film is 10 kPa-300 kPa, and it is preferable to form the said 2nd nitride film also in thickness of 10 kPa-300 kPa.
또한, 본 발명의 반도체 소자의 제조 방법에 따라 상기 식각공정은 자기정렬콘택 식각을 이용하여 이루어지는 것을 특징으로 한다. In addition, according to the method of manufacturing a semiconductor device of the present invention, the etching process is characterized in that the self-aligned contact using etching.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as in the conventional configuration using the same reference numerals and names.
도 2a 내지 도 2h 본 발명의 실시예에 의한 반도체 소자의 제조 방법을 타나낸 공정단면도들이다.2A through 2H are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
우선 도 2a에 도시된 바와 같이, 먼저 반도체 기판(100) 상부에 트렌치(trench)를 형성한 뒤 상기 트렌치 내에 절연물질을 충전하여 소자분리영역(103)을 형성한 후, 상기 소자분리영역(103)에 의해 활성영역과 격리영역으로 구분된 반도체 기판(100) 상면에 게이트산화막(105)을 증착하고, 도핑된 폴리실리콘막(107) 및 실리콘질화막(119)을 증착함으로써 게이트를 형성한다.First, as shown in FIG. 2A, first, a trench is formed on the semiconductor substrate 100, and then an isolation material 103 is formed by filling an insulating material in the trench, and then the isolation region 103. The gate oxide film 105 is deposited on the upper surface of the semiconductor substrate 100 divided into the active region and the isolation region, and the gate is formed by depositing the doped polysilicon layer 107 and the silicon nitride layer 119.
이 때, 도핑된 폴리실리콘막(107)은 게이트전극의 역할을 한다.At this time, the doped polysilicon film 107 serves as a gate electrode.
그리고, 상기 게이트를 마스크(mask)로 이용하여, 이온주입 법으로 상기 게이트 사이에 노출된 반도체 기판(100)에 소오스(source:112a)영역과 드레인(drain:112b)영역을 형성한다.The source is used as a mask to form a source 112a and a drain 112b in the semiconductor substrate 100 exposed between the gates by ion implantation.
상기와 같이 전체적으로 게이트 라인을 형성한 후 도 2b에 도시된 바와 같이, 버퍼산화막 (125)및 제1 질화막(130)을 증착한 후, 비트라인 콘택 영역(B)이 오픈된 제 1차 마스크(131)를 증착한다.After forming the gate line as a whole, as shown in FIG. 2B, after depositing the buffer oxide film 125 and the first nitride film 130, the first mask having the bit line contact region B opened ( 131 is deposited.
이 때, 상기 제1 질화막(130)은 스토리지콘택 플러그와 비트라인을 상기 게이트와 절연시키는데 높은 효율을 얻기 위해 10Å~300Å의 두께로 증착 하는 것이 바람직하다. At this time, the first nitride layer 130 is preferably deposited to a thickness of 10 ~ 300 Å to obtain a high efficiency to insulate the storage contact plug and the bit line from the gate.
그리고, 도 2c에 도시된 바와 같이, 상기 제 1차 마스크(131)를 이용해 비트라인콘택 영역(B)을 식각함으로써 비트라인콘택 영역(B)의 측벽에 제1 질화막 스페이서(130')를 형성한 후 상기 제 1차 마스크(131)를 제거한다.As illustrated in FIG. 2C, the first nitride layer spacer 130 ′ is formed on the sidewall of the bit line contact region B by etching the bit line contact region B using the first mask 131. After that, the first mask 131 is removed.
이 때, 상기 식각공정은 자기정렬콘택(SAC:Self Aligned Contact)에 의해 이루어질 수 있다.In this case, the etching process may be performed by a self aligned contact (SAC).
이어서, 도 2d에 도시된 바와 같이, 제2 질화막(140)을 증착하는데, 이는 10Å~300Å의 두께로 증착 하는 것이 바람직하다.Subsequently, as illustrated in FIG. 2D, the second nitride film 140 is deposited, which is preferably deposited to a thickness of 10 μs to 300 μs.
계속하여, 도 2e에 도시된 바와 같이, 층간 절연막(150)을 전면에 매립 증착한다.Subsequently, as shown in FIG. 2E, the interlayer insulating layer 150 is deposited on the entire surface.
그 후, 도 2f에 도시된 바와 같이, 상기 결과물 상에 비트라인콘택 영역(B) 뿐만 아니라 스토리지노드 콘택 영역(S) 모두 오픈된 제 2차 마스크(151)를 증착한다.Thereafter, as illustrated in FIG. 2F, the secondary mask 151 having both the bit line contact region B and the storage node contact region S opened is deposited on the resultant.
이후 상기 결과물을, 상기 제 2차 마스크(151)를 이용해 비트라인콘택 영역(B) 뿐만 아니라 스토리지노드 콘택 영역(S)을 동시에 식각함으로써, 비트라인콘택 영역(B)의 측벽에 제1 질화막 스페이서(130') 및 제2 질화막 스페이서(140')를 형성하고, 스토리지노드 콘택 영역(S)에도 제1 질화막 스페이서(130') 및 제2 질화막 스페이서(140')를 형성한 뒤, 평탄화 한 구조물이 도 2g에 도시되어 있다.Thereafter, the first nitride layer spacer is formed on the sidewall of the bit line contact region B by simultaneously etching the bit line contact region B as well as the storage node contact region S using the second mask 151. 130 'and second nitride film spacers 140' and first nitride film spacers 130 'and second nitride film spacers 140' are also formed in the storage node contact region S, and then planarized. This is shown in Figure 2g.
이 때, 상기 식각공정 또한 자기정렬콘택(SAC:Self Aligned Contact)에 의해 이루어지는 것이 바람직하다.In this case, the etching process is also preferably made by a self aligned contact (SAC).
즉, 비트라인콘택 영역(B)은 상기 제1차 마스크를 이용해 1차식각을 거친 후 제2차 마스크를 이용해 또 한번의 식각을 거침으로 인해, 비트라인콘택 영역(B)의 제1 질화막 스페이서(130')는 얇은 두께로 형성이 되는 반면에, 스토리지노드 콘택 영역(S)은 제2차 마스크를 이용하여 2차 식각시에만 한번의 식각을 거침으로 인해, 두꺼운 제1 질화막 스페이서(130')가 형성된다. That is, since the bit line contact region B undergoes first etching using the first mask and then undergoes another etching using the second mask, the first nitride layer spacer of the bit line contact region B is formed. 130 'is formed to a thin thickness, whereas the storage node contact region S is etched only once during the second etching using the second mask, so that the first nitride spacer 130' is thick. ) Is formed.
이와 같이, 스토리지노드 콘택 영역(S)에 형성된 제1 질화막 스페이서(130')는 비트라인콘택 영역(S)에 형성된 제1 질화막 스페이서(130')보다 두껍게 형성이 되는 즉, 오픈영역이 각기 다른 제 1차마스크(131) 및 제 2차 마스크(151)를 이용해 각 노드 영역별로 제1 질화막 스페이서(130')의 두께를 달리 형성하는 반도체 소자의 제조 방법을 제공하게 된다.As such, the first nitride film spacer 130 ′ formed in the storage node contact region S is formed to be thicker than the first nitride film spacer 130 ′ formed in the bit line contact region S, that is, the open regions are different from each other. A method of manufacturing a semiconductor device in which the thickness of the first nitride film spacer 130 ′ is formed for each node region by using the first mask 131 and the second mask 151 is provided.
이와 같이, 비트라인콘택 영역(B)의 측벽에 제1 질화막 스페이서(130')의 두께를 얇게 형성하여 랜딩플러그콘택(LPC) 에어리어의 영역을 넓힘에 따라 비트라인콘택 영역(B)의 저항을 낮출 수 있고, 스토리지노드 콘택 영역(S)의 측벽에 제1 질화막 스페이서(130')의 두께를 두껍게 형성하여 도펀트의 확산영역을 좁게 함으로써 누설전류(GIDL:Gate Induced Drain Leakeage)로 인한 디바이스의 손상을 막을 수 있어 디램 소자의 리프레쉬 효율을 개선할 수 있다. As such, the thickness of the first nitride film spacer 130 ′ is formed on the sidewall of the bit line contact region B so that the resistance of the bit line contact region B is increased as the area of the landing plug contact LPC area is widened. The thickness of the first nitride spacer 130 ′ may be increased on the sidewall of the storage node contact region S to narrow the diffusion region of the dopant, thereby damaging the device due to the gate induced drain leakage (GIDL). It is possible to prevent the increase of the refresh efficiency of the DRAM device.
도 2h는 본 발명에서 제공하는 반도체 소자를 나타낸다.2H illustrates a semiconductor device provided by the present invention.
즉, 도 2h에 도시된 바와 같이, 상기 트렌치 내에 랜딩플러그 폴리(160)를 증착하여 상기 비트라인콘택 영역(B) 및 상기 스토리지노드 콘택영역(S)을 매립함으로써 본 발명에서 제공하는 반도체 소자를 형성한다.That is, as shown in FIG. 2H, the semiconductor device provided by the present invention is deposited by filling the bit line contact region B and the storage node contact region S by depositing a landing plug poly 160 in the trench. Form.
이 때, 상기 스토리지노드 콘택영역(S)의 제1 질화막 스페이서(130')의 두께를 두껍게 함으로써 상기에서 증착된 랜딩플러그폴리(Landing Plug Poly: 160)에 의한 도펀트 확산을 통해 높은 필드가 형성되는 것을 막을 수 있어 디램의 리프레쉬 효율을 개선할 수 있다.At this time, by increasing the thickness of the first nitride film spacer 130 ′ of the storage node contact region S, a high field is formed through diffusion of dopants by the landing plug poly 160 deposited therein. This can prevent the DRAM refresh efficiency.
또한, 본 발명은 디램 이외의 다른 메모리 소자에도 적용 가능하다. In addition, the present invention can be applied to other memory devices other than DRAM.
본 발명의 반도체 소자 및 그 제조 방법에 따르면, 비트라인콘택 영역의 측벽에 질화막 스페이서의 두께를 얇게 형성함에 따라 랜딩플러그콘택(Landing Plug Contact) 오픈 영역이 커짐으로써 비트라인콘택 영역의 저항을 낮출 수 있고, 스토리지노드 콘택 영역의 측벽에 질화막 스페이서 두께를 두껍게 형성하여 누설전류(GIDL: Gate Induced Drain Leakage)로 인한 반도체 장치의 손상이라든지 랜딩플러그 폴리(Landing Plug Poly)를 통한 도펀트의 확산을 방지함으로써 높은 필드가 형성되는 것을 막을 수 있게 되어 반도체 소자의 리프레쉬(refresh) 효율을 개선 할 수 있는 이점이 있다.According to the semiconductor device of the present invention and a method of manufacturing the same, as the thickness of the nitride spacer is formed on the sidewall of the bit line contact region, the landing plug contact open region is increased, thereby reducing the resistance of the bit line contact region. In addition, the thickness of the nitride spacer is formed on the sidewall of the storage node contact region to prevent damage of the semiconductor device due to gate induced drain leakage (GIDL) or diffusion of dopant through the landing plug poly. Since the field can be prevented from being formed, the refresh efficiency of the semiconductor device can be improved.
도 1a 내지 도 1d는 종래기술의 실시예에 따른 디램 소자의 제조 방법을 나타낸 공정단면도들1A to 1D are cross-sectional views illustrating a method of manufacturing a DRAM device according to an embodiment of the prior art.
도 2a 내지 도2h는 본 발명의 실시예에 따른 디램 소자의 제조 방법을 나타낸 공정단면도들 2A through 2H are cross-sectional views illustrating a method of manufacturing a DRAM device according to an exemplary embodiment of the present invention.
- 도면의 주요부분에 대한 부호의 설명 - -Explanation of symbols for the main parts of the drawings-
10, 100 : 반도체기판 13, 103 : 소자분리영역10, 100: semiconductor substrate 13, 103: device isolation region
15, 105 : 게이트산화막 17, 107 : 게이트전극15, 105: gate oxide film 17, 107: gate electrode
12a, 112a : 소오스 영역 12b, 112b : 드레인 영역12a, 112a: source region 12b, 112b: drain region
30, 130 : 제1 질화막 30', 130': 제1 질화막 스페이서30 and 130: first nitride film 30 'and 130': first nitride film spacer
31, 131 : 제 1차 마스크 40, 140 : 제2 질화막31 and 131: first mask 40 and 140: second nitride film
40', 140' : 제2 질화막 스페이서 150 : 층간절연막40 ', 140': second nitride film spacer 150: interlayer insulating film
151 : 제 2차 마스크 60, 160 : 랜딩플러그 폴리151: second mask 60, 160: landing plug poly
B : 비트라인콘택 영역 S: 스토리지노드 콘택 영역 B: Bitline contact area S: Storage node contact area
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|---|---|---|---|
| KR1020030084567A KR20050050908A (en) | 2003-11-26 | 2003-11-26 | Semiconductor device and forming method thereof |
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Family Applications (1)
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-
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- 2003-11-26 KR KR1020030084567A patent/KR20050050908A/en not_active Application Discontinuation
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