KR20050047873A - A method for forming a semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 형성방법에 관한 것으로, 다이부 ( die part ) 및 웨이퍼 에지부의 경계부분에서 크랙으로 인한 소자의 수율 저하 및 깨진 다이 ( broken die ) 를 수동으로 스크린 ( screen ) 하는 추가 공정으로 인한 생산성 저하를 해결하기 위하여, BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a semiconductor device, which is a further process of manually screening broken die and yield reduction of the device due to cracking at the boundary between the die part and the wafer edge part. To solve the decrease in productivity caused by
크랙과 같이 소자의 수율 및 생산성을 저하시키는 문제점을 해결하기 위하여, In order to solve the problem of lowering the yield and productivity of the device, such as cracks,
상기 다이부 및 웨이퍼 에지부의 경계부분에서 일정간격 이격되며 상기 다이부 및 웨이퍼 에지부 상에 모두 형성하고 PIX 층을 형성하여 웨이퍼의 크랙이나 뒤틀림과 같은 종류의 문제점을 해결할 수 있어 반도체소자의 수율 및 생산성을 향상시킬 수 있도록 하는 기술이다. It is spaced at a predetermined interval from the boundary between the die portion and the wafer edge portion and is formed on both the die portion and the wafer edge portion and forms a PIX layer to solve a kind of problem such as cracking or warping of the wafer. It is a technology to improve productivity.
Description
본 발명은 반도체소자의 형성방법에 관한 것으로, 특히 반도체소자의 제조 공정중 백그라인드 크랙 ( backgrind crack ) 방지를 위한 PIX 공정에서의 웨이퍼 에지 패턴 형성할 때 다이와 웨이퍼 에지부 간의 텐션 ( tension )을 줄일 수 있도록 보조패턴을 형성하는 기술에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device. In particular, a tension between a die and a wafer edge is reduced when forming a wafer edge pattern in a PIX process for preventing backgrind cracks during a semiconductor device manufacturing process. The present invention relates to a technique for forming an auxiliary pattern.
도 1 및 도 2 는 종래기술에 따라 형성된 반도체소자의 평면도 및 부분 단면도를 도시한 것이다. 상기 도 2 는 상기 도 1 의 ⓐ 부분을 도시한 단면도이다. 1 and 2 illustrate a plan view and a partial cross-sectional view of a semiconductor device formed according to the prior art. FIG. 2 is a cross-sectional view showing part ⓐ of FIG. 1.
도 1 및 도 2 를 참조하면, 반도체기판(11) 상에 활성영역을 정의하는 소자분리막(도시안됨)을 형성하고, 게이트전극(도시안됨), 비트라인(도시안됨) 및 캐패시터(도시안됨)를 형성한 다음, 그 상측에 다층의 금속배선(도시안됨)을 형성함으로써 다이부(13)를 형성한다. 1 and 2, an isolation layer (not shown) defining an active region is formed on a semiconductor substrate 11, and a gate electrode (not shown), a bit line (not shown), and a capacitor (not shown) are formed. Next, the die portion 13 is formed by forming a multilayer metal wiring (not shown) thereon.
상기 다층의 금속배선 중에서 최상부의 금속배선 상부가 노출되도록 평탄화된 층간절연막으로 웨이퍼의 에지부(15)를 형성한다. The edge portion 15 of the wafer is formed of an interlayer insulating film that is planarized to expose the uppermost metal wiring upper portion of the multilayer metal wiring.
그 다음, 상기 최상부의 금속배선 상부를 도포하는 보호막(17)을 형성한다. 이때, 상기 보호막(17)은 상기 최상부의 금속배선 형성공정을 마치고 외부의 충격이나 습기로부터 소자를 보호하기 위하여 형성한 것이다. Next, a protective film 17 is formed to coat the uppermost metal wiring. At this time, the protective film 17 is formed to protect the device from external impact or moisture after completing the uppermost metal wiring forming process.
그리고, 전체표면상부에 PIX 층(19)을 형성한다. 이때, 상기 PIX 층(19)은 보호막의 일종으로 알파 파티클 ( alpha particle )을 보호하거나, 어셈블리시 몰드 컴파운드 ( mold compound ) 의 텐션 스트레스 ( tension stress ) 에 기인된 크랙을 방지하기 위한 완충층 역할을 한다. 상기 PIX 층(19)은 폴리이미드 ( polyimide ) 가 사용된다. Then, the PIX layer 19 is formed on the entire surface. In this case, the PIX layer 19 serves as a buffer layer for protecting alpha particles or preventing cracks caused by tension stress of a mold compound during assembly. . The PIX layer 19 is made of polyimide.
여기서, 상기 PIX 층(19)은 전체표면상부에 네가티브형 폴리이미드층을 형성하고 이를 큐어링 ( curing ) 한 다음, PIX 용 마스크(도시안됨)를 사진식각공정으로 패터닝하여 형성한다. 상기 PIX 층(19)은 상측이 하드 ( hard ) 하고 하측이 소프트 ( soft ) 한 7 ㎛ 정도의 두께로 형성되어, 패키지 공정시 압력을 흡수하여 다이의 크랙을 방지할 수 있도록 형성한다. Here, the PIX layer 19 is formed by forming a negative polyimide layer on the entire surface, curing the cured layer, and patterning a PIX mask (not shown) by a photolithography process. The PIX layer 19 is formed to have a thickness of about 7 μm in which the upper side is hard and the lower side is soft, so as to absorb pressure during the packaging process and prevent cracking of the die.
후속 공정으로, 피.씨.엠. ( process characteristic monitor, 이하에서 "PCM" 이라 함 ) 공정, 테스트 ( test ) 공정 및 상기 웨이퍼의 백그라인드 ( backgrind ) 공정을 실시한다. As a subsequent process, P.C.M. (process characteristic monitor, hereinafter referred to as "PCM") process, test process and backgrind process of the wafer.
이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 형성방법은, 상기 PIX 층이 상기 다이부 상측에만 구비되고 웨이퍼의 에지부에는 구비되지 않아 상기 다이부와 에지부의 경계부분에서 텐션 스트레스 ( tension stress ) 가 유발되고 그에 의한 크랙 ( crack ) 이 발생되는 문제점이 있다. 또한, 상기 백그라인드 공정시 이물질에 의한 특성 열화가 유발될 수 있으며 웨이퍼의 뒤틀림과 같은 문제점이 유발될 수도 있다. As described above, in the method of forming a semiconductor device according to the related art, the PIX layer is provided only on the upper side of the die and is not provided at the edge of the wafer, so that a tension stress is formed at the boundary between the die and the edge. Is caused and there is a problem that cracks are generated. In addition, the backgrinding process may cause deterioration of characteristics due to foreign substances, and may cause problems such as warping of the wafer.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, The present invention to solve the above problems of the prior art,
다이부와 웨이퍼 에지부의 경계부분에서의 스트레스를 완화시킬 수 있도록 웨이퍼의 에지부에 보조패턴인 PIX 층을 다이부와 같이 패터닝함으로써 후속 공정에 의한 크랙 유발을 방지하여 다이의 손실 ( loss )을 억제할 수 있으므로 반도체소자의 수율 및 생산성을 향상시킬 수 있도록 하는 반도체소자의 형성방법을 제공하는데 그 목적이 있다. In order to alleviate the stress at the boundary between the die and wafer edges, the PIX layer, which is an auxiliary pattern, is patterned together with the dies at the edge of the wafer to prevent cracks caused by subsequent processes, thereby suppressing die loss. It is therefore an object of the present invention to provide a method for forming a semiconductor device that can improve the yield and productivity of the semiconductor device.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은, In order to achieve the above object, a method of forming a semiconductor device according to the present invention,
반도체기판 상에 평탄화된 다이부 및 웨이퍼 에지부를 형성하는 공정과,Forming a flattened die portion and a wafer edge portion on the semiconductor substrate;
상기 다이부 및 웨이퍼 에지부 상에 보호막을 형성하는 공정과, Forming a protective film on the die portion and the wafer edge portion;
상기 보호막 상부에 PIX 층을 형성하되, 상기 다이부 및 웨이퍼 에지부의 경계부분에서 일정거리 이격되어 상기 다이부 및 웨이퍼 에지부 상에 각각 형성되는 공정을 포함하는 것과,Forming a PIX layer on the passivation layer, wherein the PIX layer is formed on the die portion and the wafer edge portion at a predetermined distance from a boundary between the die portion and the wafer edge portion;
상기 PIX 층은 상기 경계부분에서 400 ∼ 600 ㎛ 만큼 일정하게 이격되어 구비되는 것과,The PIX layer is provided at a constant spaced apart from the boundary by 400 to 600 ㎛,
상기 PIX 층은 네가티브형 폴리이미드로 형성되는 것과,The PIX layer is formed of a negative polyimide,
상기 PIX 층은 웨이퍼 에지 노광 ( Wafer Edge Exposure, WEE ) 방법을 이용하여 상기 다이부의 바깥쪽 형태를 따른 노광 및 현상 공정으로 형성하는 것을 특징으로 한다. The PIX layer may be formed by an exposure and development process along an outer shape of the die part using a wafer edge exposure (WEE) method.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 3 및 도 4 는 본 발명의 실시예에 따른 반도체소자의 형성방법을 도시한 평면도 및 단면도로서, 상기 도 4 는 상기 도 3 의 ⓑ 부분을 도시한 단면도이다. 3 and 4 are plan and cross-sectional views illustrating a method of forming a semiconductor device in accordance with an embodiment of the present invention, and FIG. 4 is a cross-sectional view illustrating part ⓑ of FIG. 3.
도 3 을 참조하면, 반도체기판(21) 상에 활성영역을 정의하는 소자분리막(도시안됨)을 형성하고, 게이트전극(도시안됨), 비트라인(도시안됨) 및 캐패시터(도시안됨)를 형성한 다음, 그 상측에 다층의 금속배선(도시안됨)을 형성함으로써 다이부(23)를 형성한다. Referring to FIG. 3, an isolation layer (not shown) defining an active region is formed on a semiconductor substrate 21, and a gate electrode (not shown), a bit line (not shown), and a capacitor (not shown) are formed. Next, the die portion 23 is formed by forming a multilayer metal wiring (not shown) on the upper side thereof.
상기 다층의 금속배선 중에서 최상부의 금속배선 상부가 노출되도록 평탄화된 층간절연막으로 웨이퍼의 에지부(25)를 형성한다. The edge portion 25 of the wafer is formed of an interlayer insulating film that is planarized to expose the uppermost metal wiring upper portion of the multilayer metal wiring.
그 다음, 상기 최상부의 금속배선 상부를 도포하는 보호막(27)을 형성한다. 이때, 상기 보호막(27)은 상기 최상부의 금속배선 형성공정을 마치고 외부의 충격이나 습기로부터 소자를 보호하기 위하여 형성한 것이다. Next, a protective film 27 is formed to coat the uppermost metal wiring. At this time, the protective film 27 is formed to protect the device from external impact or moisture after completing the uppermost metal wiring forming process.
그리고, 전체표면상부에 PIX 층(29)을 형성한다. 이때, 상기 PIX 층(29)은 보호막의 일종으로 알파 파티클 ( alpha particle ) 을 보호하거나, 어셈블리시 몰드 컴파운드 ( mold compound ) 의 텐션 스트레스 ( tension stress ) 에 기인된 크랙을 방지하기 위한 완충층 역할을 한다. 상기 PIX 층(29)은 폴리이미드 ( polyimide ) 가 사용된다. Then, the PIX layer 29 is formed on the entire surface. In this case, the PIX layer 29 serves as a buffer layer for protecting alpha particles or preventing cracks caused by tension stress of a mold compound during assembly. . The PIX layer 29 is made of polyimide.
여기서, 상기 PIX 층(29)은 전체표면상부에 네가티브형 폴리이미드층을 형성하고 이를 큐어링 ( curing ) 한 다음, PIX 용 마스크(도시안됨)를 사진식각공정으로 패터닝하여 형성한다. 이때, 상기 사진식각공정의 노광공정은 웨이퍼 에지 노광 ( Wafer Edge Exposure, WEE ) 방법을 이용하여 상기 웨이퍼 에지부의 다이들을 따라 실시한 것이다. Here, the PIX layer 29 is formed by forming a negative polyimide layer on the entire surface, curing the cured layer, and patterning a PIX mask (not shown) by a photolithography process. In this case, the exposure process of the photolithography process is performed along the dies of the wafer edge portion by using a wafer edge exposure (WEE) method.
그리고, 상기 PIX 층(29)은 상측이 하드 ( hard ) 하고 하측이 소프트 ( soft ) 한 7 ㎛ 정도의 두께로 형성되어, 패키지 공정시 압력을 흡수하여 다이의 크랙을 방지할 수 있도록 형성한다. In addition, the PIX layer 29 is formed to have a thickness of about 7 μm where the upper side is hard and the lower side is soft, so as to absorb pressure during the packaging process and prevent cracking of the die.
그리고, 상기 PIX 용 마스크는 상기 다이부(23) 및 웨이퍼 에지부(25) 상에 모두 PIX 층(29)이 형성되도록 디자인된 것으로서, 상기 다이부(23) 및 웨이퍼의 에지부(25) 경계부분에서 400 ∼ 600 ㎛ 만큼 이격되도록 디자인된 것이다. The PIX mask is designed such that a PIX layer 29 is formed on both the die 23 and the wafer edge 25, and the boundary between the die 23 and the wafer edge 25 is formed. It is designed to be separated from each other by 400 to 600 μm.
후속 공정으로, 피.씨.엠. ( process characteristic monitor, 이하에서 "PCM" 이라 함 ) 공정, 테스트 ( test ) 공정 및 상기 웨이퍼의 백그라인드 ( backgrind ) 공정을 실시한다. As a subsequent process, P.C.M. (process characteristic monitor, hereinafter referred to as "PCM") process, test process and backgrind process of the wafer.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 형성방법은, 웨이퍼 에지부의 쵸핑 ( chopping ) 및 열적 스트레스 ( thermal stress ) 에 의한 크랙을 방지하고, 백그라인드에서 발생되는 이물질에 의한 특성 열화를 방지할 수 있으며 웨이퍼가 뒤틀리는 현상에 의한 텐션으로 크랙이 유발될 수 있는 문제점을 방지하여 반도체소자의 수율 및 생산성을 향상시킬 수 있는 효과를 제공한다. As described above, the method of forming a semiconductor device according to the present invention prevents cracking due to chopping and thermal stress of the wafer edge portion, and prevents deterioration of characteristics due to foreign substances generated in the backgrinding. It is possible to prevent the problem that the cracks can be caused by the tension due to the distortion of the wafer provides an effect that can improve the yield and productivity of the semiconductor device.
도 1 는 종래기술에 따라 형성된 웨이퍼를 도시한 평면도.1 is a plan view of a wafer formed according to the prior art;
도 2 는 상기 도 1 의 ⓐ 부분을 도시한 단면도.FIG. 2 is a cross-sectional view of portion ⓐ of FIG. 1.
도 3 은 본 발명에 따라 형성된 웨이퍼를 도시한 평면도.3 is a plan view of a wafer formed in accordance with the present invention.
도 4 는 상기 도 2 의 ⓑ 부분을 도시한 단면도.4 is a cross-sectional view showing part ⓑ of FIG. 2.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
11,21 : 반도체기판 13,23 : 다이부 ( die part ) 11,21: semiconductor substrate 13,23: die part
15,25 : 웨이퍼의 에지부 ( edge part of wafer ) 15,25: edge part of wafer
17,27 : 보호막 19,29 : PIX 층17,27: protective film 19,29: PIX layer
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030081673A KR20050047873A (en) | 2003-11-18 | 2003-11-18 | A method for forming a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020030081673A KR20050047873A (en) | 2003-11-18 | 2003-11-18 | A method for forming a semiconductor device |
Publications (1)
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| KR20050047873A true KR20050047873A (en) | 2005-05-23 |
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Family Applications (1)
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| KR1020030081673A KR20050047873A (en) | 2003-11-18 | 2003-11-18 | A method for forming a semiconductor device |
Country Status (1)
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| KR (1) | KR20050047873A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7385277B2 (en) | 2005-11-09 | 2008-06-10 | Samsung Electronics Co., Ltd. | Semiconductor chip and method of fabricating the same |
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2003
- 2003-11-18 KR KR1020030081673A patent/KR20050047873A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7385277B2 (en) | 2005-11-09 | 2008-06-10 | Samsung Electronics Co., Ltd. | Semiconductor chip and method of fabricating the same |
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