KR20050041472A - Memory device for using multi chip package - Google Patents

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KR20050041472A
KR20050041472A KR1020030076661A KR20030076661A KR20050041472A KR 20050041472 A KR20050041472 A KR 20050041472A KR 1020030076661 A KR1020030076661 A KR 1020030076661A KR 20030076661 A KR20030076661 A KR 20030076661A KR 20050041472 A KR20050041472 A KR 20050041472A
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박병권
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주식회사 하이닉스반도체
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Abstract

본 발명은 메인 입출력 라인(main input output line; 이하 MIO)으로부터 DQ 패드까지 연결된 글로벌 입출력 라인(global input output line; 이하 GIO)의 길이를 동일하게 설계하여 타이밍 제어를 용이하게 하고, 어드레스 액세스 타임(address access time; 이하 tAA)을 향상시킬 수 있는 멀티 칩 패키지(multi chip package; 이하 MCP)를 사용하는 메모리 장치에 관한 것으로, 다수의 뱅크를 포함하는 MCP를 사용하는 메모리 장치에 있어서, 뱅크는 메모리 영역, 칼럼 디코더 및 메인 앰프 영역, 및 메인 워드라인 드라이버 영역을 포함하고, 패드들은 어드레스 관련 패드와 DQ 관련 패드가 서로 반대 방향으로 칩 에지(edge) 쪽에 배치되고, 메인 입출력 라인이 나오는 메모리 영역과 글로벌 입출력 라인이 나오는 칼럼 디코더 및 메인 앰프 영역은 상기 패드와 같은 방향으로 배치하고, 상부 뱅크와 하부 뱅크 사이 지점에서 가장 먼 상기 DQ 패드는 상부 뱅크와 하부 뱅크 사이 지점에서 가장 가까운 메인 입출력 라인에 연결되고, 상부 뱅크와 하부 뱅크 사이 지점에서 가장 가까운 상기 DQ 패드는 상부 뱅크와 하부 뱅크 사이 지점에서 가장 먼 메인 입출력 라인에 연결된다.The present invention designes the same length of the global input output line (GIO) connected from the main input output line (MIO) to the DQ pad to facilitate timing control, and the address access time ( A memory device using a multi chip package (MCP) capable of improving address access time (hereinafter, referred to as tAA), the memory device using an MCP including a plurality of banks, wherein the bank is a memory. Area, a column decoder and a main amplifier area, and a main wordline driver area, wherein the pads include a memory area in which address-related pads and DQ-related pads are disposed on chip edges in opposite directions, and a main input / output line is formed. The column decoder and main amplifier area from which the global input / output lines are provided are arranged in the same direction as the pads, The DQ pad furthest from the point between the bank and the lower bank is connected to the main input / output line closest to the point between the upper bank and the lower bank, and the DQ pad closest to the point between the upper bank and the lower bank is between the upper bank and the lower bank. It is connected to the main I / O line furthest from the point.

Description

멀티 칩 패키지를 사용하는 메모리 장치{Memory device for using multi chip package} Memory device for using multi chip package

본 발명은 멀티 칩 패키지(multi chip package; 이하 MCP)를 사용하는 메모리 장치에 관한 것으로, 보다 상세하게는 메인 입출력 라인(main input output line; 이하 MIO)으로부터 DQ 패드까지 연결된 글로벌 입출력 라인(global input output line; GIO)의 길이를 같게 설계하여 타이밍 제어를 용이하게 하고, 어드레스 액세스 타임(address access time; 이하 tAA)을 향상시킬 수 있는 MCP를 사용하는 메모리 장치에 관한 것이다.The present invention relates to a memory device using a multi chip package (MCP), and more particularly, to a global input / output line connected from a main input output line (MIO) to a DQ pad. The present invention relates to a memory device using an MCP that can be designed to have the same length of an output line (GIO) to facilitate timing control and improve address access time (tAA).

최근 반도체 산업의 발전과 사용자의 요구에 따라 전자 기기는 더욱 더 소형화 및 경량화 되고 있다. 이에 주로 적용되는 기술 중의 하나로서 복수의 반도체 칩을 리드프레임에 탑재하여 하나의 패키지로 구현된 멀티 칩 패키지(Multi Chip Package; 이하 MCP)가 알려져 있다.Recently, in accordance with the development of the semiconductor industry and the needs of users, electronic devices are becoming smaller and lighter. As one of the technologies mainly applied thereto, a multi chip package (hereinafter referred to as an MCP) implemented by mounting a plurality of semiconductor chips in a lead frame as a single package is known.

MCP는 특히 소형화와 경량화가 요구되는 휴대용 전화기 등에서 실장면적의 축소와 경량화를 위해 많이 사용되고 있다.MCP has been widely used to reduce the mounting area and light weight, especially in portable telephones that require miniaturization and light weight.

메모리 기능을 수행하는 플래시메모리(flash memory) 소자와 에스램(SRAM) 소자를 하나의 TSOP(Thin Small Outline Package)로 구성하면 각각의 반도체 소자를 내재하는 단위 반도체 칩 패키지 두 개를 이용하는 것보다 크기나 무게 및 실장면적에서 소형화와 경량화에 유리하다.When a flash memory device and an SRAM device that performs a memory function are configured into one thin small outline package (TSOP), they are larger in size than using two unit semiconductor chip packages containing each semiconductor device. B. It is advantageous for miniaturization and light weight in weight and mounting area.

도 1은 종래 기술에 따른 TSOP를 사용한 메모리 장치를 나타낸 개념도이다. 여기서는 4개의 뱅크를 사용하는 경우를 예를 들어 설명한다.1 is a conceptual diagram illustrating a memory device using a TSOP according to the prior art. Here, the case where four banks are used is demonstrated as an example.

TSOP를 사용한 메모리 장치는 왼쪽에 배치된 뱅크(1a, 1b) 사이에는 어드레스 관련 패드(2)가 배치되고, 오른쪽에 배치된 뱅크(1c, 1d) 사이에는 DQ 관련 패드(3)가 배치된다.In the memory device using the TSOP, an address-related pad 2 is disposed between the banks 1a and 1b disposed on the left side, and a DQ-related pad 3 is disposed between the banks 1c and 1d disposed on the right side.

상기한 TSOP를 사용한 메모리 장치는 일반 메모리 모듈(module)을 만들 수 있지만 MCP를 만들지 못하는 문제점이 있다.The memory device using the TSOP may make a general memory module but may not make an MCP.

도 2는 종래 기술에 따른 MCP를 사용한 메모리 장치를 나타낸 개념도이다. 여기서는 4개의 뱅크(1a, 1b, 1c, 1d)를 사용하는 경우를 예를 들어 설명한다.2 is a conceptual diagram illustrating a memory device using an MCP according to the prior art. Here, an example of using four banks 1a, 1b, 1c, and 1d will be described.

MCP를 사용한 메모리 장치는 칩 에지(edge) 쪽에 패드들을 배치하는데, 왼쪽에 어드레스 관련 패드(2)를 배치하고, 오른쪽에 DQ 관련 패드(3)를 배치한다.A memory device using an MCP places pads on the chip edge side, an address related pad 2 on the left side, and a DQ related pad 3 on the right side.

상기한 MCP를 사용한 메모리 장치는 구조에 따라 어드레스 액세스 시간(address access time; 이하 tAA)의 스큐(skew)가 발생하여 동작 마진(margin)이 크기 때문에 속도의 지연 등의 문제점이 있다. The memory device using the MCP has a problem such as a delay in speed because a skew of an address access time (tAA) is generated according to a structure and an operation margin is large.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 메인 입출력 라인으로부터 DQ 패드까지의 글로벌 입출력 라인의 길이를 같도록 설계하여 타이밍 제어가 용이한 MCP를 사용한 메모리 장치를 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and provides a memory device using an MCP that is easy to control timing by designing the same length of the global I / O line from the main I / O line to the DQ pad. There is a purpose.

또한 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 메인 입출력 라인으로부터 DQ 패드까지의 글로벌 입출력 라인의 길이를 같도록 설계하여 tAA가 향상된 MCP를 사용한 메모리 장치를 제공하는데 그 목적이 있다.In addition, the present invention has been proposed to solve the above problems of the prior art, it is designed to provide the same length of the global I / O line from the main I / O line to the DQ pad to provide a memory device using the MCP enhanced tAA There is this.

상기의 기술적 과제를 당성하기 위한 본 발명의 일 측면에 따르면, 다수의 뱅크를 포함하는 MCP를 사용하는 메모리 장치에 있어서,According to an aspect of the present invention for achieving the above technical problem, in the memory device using the MCP including a plurality of banks,

상기 뱅크는 메모리 영역, 칼럼 디코더 및 메인 앰프 영역, 및 메인 워드라인 드라이버 영역을 포함하고,The bank includes a memory area, a column decoder and a main amplifier area, and a main wordline driver area,

패드들은 어드레스 관련 패드와 DQ 관련 패드가 서로 반대 방향으로 칩 에지(edge) 쪽에 배치되고, The pads have an address-related pad and a DQ-related pad on the chip edge in opposite directions.

메인 입출력 라인이 나오는 메모리 영역과 글로벌 입출력 라인이 나오는 칼럼 디코더 및 메인 앰프 영역은 상기 패드와 같은 방향으로 배치하고,The memory area in which the main input / output line emerges and the column decoder and main amplifier area in which the global input / output line emerges are arranged in the same direction as the pad.

상기 상부 뱅크와 하부 뱅크 사이 지점에서 가장 먼 상기 DQ 패드는 상부 뱅크와 하부 뱅크 사이 지점에서 가장 가까운 메인 입출력 라인에 연결되고, 상부 뱅크와 하부 뱅크 사이 지점에서 가장 가까운 상기 DQ 패드는 상부 뱅크와 하부 뱅크 사이 지점에서 가장 먼 메인 입출력 라인에 연결되는 것을 특징으로 하는 MCP를 사용하는 메모리 장치가 제공 된다.The DQ pad furthest from the point between the upper bank and the lower bank is connected to the main input / output line closest to the point between the upper bank and the lower bank, and the DQ pad closest to the point between the upper bank and the lower bank is connected to the upper bank and the lower bank. A memory device using an MCP is provided which is connected to the main input / output line furthest from the point between the banks.

이하, 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily implement the present invention.

도 3은 본 발명에 따른 MCP를 사용하는 메모리 장치를 나타낸 개념도이다. 여기서는 4개의 뱅크를 사용하는 경우를 예를 들어 설명한다.3 is a conceptual diagram illustrating a memory device using an MCP according to the present invention. Here, the case where four banks are used is demonstrated as an example.

MCP를 사용하는 메모리 장치는 4개의 뱅크(10a, 10b, 10c, 10d)를 포함하는데, 각 뱅크는 메모리 부(11)와, 칼럼 디코더 및 메인 앰프 부(12)와, 메인 워드라인 드라이버 부(13)를 포함한다.The memory device using the MCP includes four banks 10a, 10b, 10c, and 10d, each bank comprising a memory unit 11, a column decoder and main amplifier unit 12, and a main wordline driver unit ( 13).

MCP를 사용하는 메모리 장치는 칩 에지(edge) 쪽에 패드들을 배치하는데, 왼쪽에 어드레스 관련 패드(20)를 배치하고, 오른쪽에 DQ 관련 패드(30)를 배치한다.A memory device using an MCP places pads on a chip edge side, an address related pad 20 on the left side, and a DQ related pad 30 on the right side.

메인 입출력 라인(MIO)이 나오는 메모리 부(11)와 글로벌 입출력 라인(GIO)이 나오는 칼럼 디코더 및 메인 앰프 부(12)는 패드와 같은 방향으로 배치한다.The memory unit 11 from which the main input / output line MIO emerges and the column decoder and main amplifier unit 12 from which the global input / output line GIO emerges are arranged in the same direction as the pad.

또한 하부 두개의 뱅크(10b, 10d)는 상부 두개의 뱅크(10a, 10c)와 미러(mirror) 형태를 갖는다. 이때 DQ 패드는 상부(DQ8∼DQ15)와 하부(DQ0∼DQ7)로 분산 배치한다.In addition, the lower two banks 10b and 10d have a mirror shape with the upper two banks 10a and 10c. At this time, the DQ pads are distributed and arranged in an upper portion DQ8 to DQ15 and a lower portion DQ0 to DQ7.

여기서 메인 입출력 라인(MIO)으로부터 DQ 패드(30)까지 연결된 글로벌 입출력 라인(GIO)의 길이를 같게 하기 위해 원점(상부 뱅크(10a, 10c)와 하부 뱅크(10b, 10d) 사이 지점)에서 가장 먼 DQ 패드(DQ8, 9, 6, 7)는 원점에서 가장 가까운 메인 입출력 라인(MIO)에 연결된다. 따라서 원점에서 가까운 DQ 패드(DQ14, 15, 0, 1)는 원점에서 먼 메인 입출력 라인(MIO)에 연결된다.Here, in order to make the length of the global input / output line GIO connected from the main input / output line MIO to the DQ pad 30 equal, the furthest from the origin (the point between the upper banks 10a and 10c and the lower banks 10b and 10d). The DQ pads DQ8, 9, 6, and 7 are connected to the main input / output line MIO closest to the origin. Therefore, the DQ pads DQ14, 15, 0, and 1 close to the origin are connected to the main input / output line MIO far from the origin.

한편 본 발명의 다른 실시예로써 뱅크를 90도 회전하여 패드를 상부 및 하부로 나누어 사용할 수 있다. Meanwhile, as another embodiment of the present invention, the bank may be rotated 90 degrees to divide the pad into upper and lower portions.

전술한 본 발명은 메인 입출력 라인(MIO)으로부터 DQ 패드까지 연결된 글로벌 입출력 라인(GIO)의 길이를 동일하게 설계하여 타이밍 제어를 용이하게 하고, tAA를 향상시킬 수 있는 효과가 있다.The present invention described above has the same design of the length of the global input / output line GIO connected from the main input / output line MIO to the DQ pad to facilitate timing control and improve tAA.

도 1은 종래 기술에 따른 TSOP를 사용한 메모리 장치를 나타낸 개념도.1 is a conceptual diagram illustrating a memory device using a TSOP according to the prior art.

도 2는 종래 기술에 따른 MCP를 사용한 메모리 장치를 나타낸 개념도.2 is a conceptual diagram illustrating a memory device using an MCP according to the prior art.

도 3은 본 발명에 따른 MCP를 사용하는 메모리 장치를 나타낸 개념도.3 is a conceptual diagram illustrating a memory device using an MCP according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10a, 10b, 10c, 10d : 어드레스 조합부10a, 10b, 10c, 10d: address combination unit

11 : 메모리 부11: memory part

12 : 칼럼 디코더 및 메인 앰프 부12: column decoder and main amplifier section

13 : 메인 워드라인 드라이버 부13: main word line driver

20 : 어드레스 패드20: address pad

30 : DQ 패드 30: DQ Pad

Claims (3)

다수의 뱅크를 포함하는 MCP를 사용하는 메모리 장치에 있어서,In a memory device using an MCP including a plurality of banks, 상기 뱅크는 메모리 영역, 칼럼 디코더 및 메인 앰프 영역, 및 메인 워드라인 드라이버 영역을 포함하고,The bank includes a memory area, a column decoder and a main amplifier area, and a main wordline driver area, 패드들은 어드레스 관련 패드와 DQ 관련 패드가 서로 반대 방향으로 칩 에지(edge) 쪽에 배치되고, The pads have an address-related pad and a DQ-related pad on the chip edge in opposite directions. 메인 입출력 라인이 나오는 메모리 영역과 글로벌 입출력 라인이 나오는 칼럼 디코더 및 메인 앰프 영역은 상기 패드와 같은 방향으로 배치하고,The memory area in which the main input / output line emerges and the column decoder and main amplifier area in which the global input / output line emerges are arranged in the same direction as the pad. 상기 상부 뱅크와 하부 뱅크 사이 지점에서 가장 먼 상기 DQ 패드는 상부 뱅크와 하부 뱅크 사이 지점에서 가장 가까운 메인 입출력 라인에 연결되고, 상부 뱅크와 하부 뱅크 사이 지점에서 가장 가까운 상기 DQ 패드는 상부 뱅크와 하부 뱅크 사이 지점에서 가장 먼 메인 입출력 라인에 연결되는 것을 특징으로 하는 MCP를 사용하는 메모리 장치. The DQ pad furthest from the point between the upper bank and the lower bank is connected to the main input / output line closest to the point between the upper bank and the lower bank, and the DQ pad closest to the point between the upper bank and the lower bank is connected to the upper bank and the lower bank. Memory device using an MCP, characterized in that connected to the main input and output line furthest from the point between the banks. 제 1 항에 있어서, The method of claim 1, 상기 하부 뱅크는 상부 뱅크와 미러(mirror) 형태를 갖는 것을 특징으로 하는 MCP를 사용하는 메모리 장치. And the lower bank has a mirror shape with the upper bank. 제 1 항에 있어서, The method of claim 1, 상기 DQ 패드는 상부와 하부로 분산 배치되는 것을 특징으로 하는 MCP를 사용하는 메모리 장치.The DQ pad is a memory device using an MCP, characterized in that distributed over the bottom.
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