KR20050036335A - Delay locked loop circuit - Google Patents

Delay locked loop circuit Download PDF

Info

Publication number
KR20050036335A
KR20050036335A KR1020030071978A KR20030071978A KR20050036335A KR 20050036335 A KR20050036335 A KR 20050036335A KR 1020030071978 A KR1020030071978 A KR 1020030071978A KR 20030071978 A KR20030071978 A KR 20030071978A KR 20050036335 A KR20050036335 A KR 20050036335A
Authority
KR
South Korea
Prior art keywords
clock signal
phase
delay
signal
input clock
Prior art date
Application number
KR1020030071978A
Other languages
Korean (ko)
Other versions
KR100527392B1 (en
Inventor
이승현
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR10-2003-0071978A priority Critical patent/KR100527392B1/en
Publication of KR20050036335A publication Critical patent/KR20050036335A/en
Application granted granted Critical
Publication of KR100527392B1 publication Critical patent/KR100527392B1/en

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/26—Time-delay networks
    • H03H11/265—Time-delay networks with adjustable delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means

Abstract

지연기의 개수를 증가시키지 않으면서도 간단히 동작 주파수의 범위를 증가시킬 수 있는 지연 동기 루프(DLL ; Delay Locked Loop) 회로를 제공한다.A delay locked loop (DLL) circuit is provided that can simply increase the range of operating frequencies without increasing the number of delays.

입력 클럭신호와 동기되는 클럭신호 또는 입력 클럭신호와 180°의 위상차를 가지는 클럭신호를 기준 클럭신호로 궤환시켜, DLL 회로가 입력 클럭신호를 180°의 이내 범위에서만 지연시키면서 입력 클럭신호와 동기를 이루는 출력 클럭신호를 발생하도록 하는 것으로서 입력 클럭신호와 궤환되는 기준 클럭신호의 위상을 비교하여 시프트 라이트 신호 또는 시프트 레프트 신호를 선택적으로 발생하는 지연량 결정부와, 상기 시프트 라이트 신호 또는 시프트 레프트 신호에 따라 입력 클럭신호의 지연량을 가감하면서 그 입력 클럭신호와 동기를 이루는 위상지연 클럭신호 및 입력 클럭신호와 180°의 위상차를 가지는 반전 위상지연 클럭신호를 발생하는 지연 체인부와, 상기 지연 체인부에서 발생되는 위상지연 클럭신호 및 반전 위상지연 클럭신호를 선택 제어신호에 따라 선택하여 출력 클럭신호로 출력함과 아울러 그 출력 클럭신호를 상기 지연량 결정부에 기준 클럭신호로 궤환시키는 멀티플렉서를 구비한다.A clock signal synchronized with the input clock signal or a clock signal having a phase difference of 180 ° from the input clock signal is fed back to the reference clock signal so that the DLL circuit delays the input clock signal only within a range of 180 ° to synchronize with the input clock signal. A delay amount determining section for selectively generating a shift write signal or a shift left signal by comparing a phase of an input clock signal with a feedback reference clock signal, and generating a shift clock signal or a shift left signal; A delay chain portion for generating a phase delayed clock signal synchronized with the input clock signal and an inverted phase delayed clock signal having a phase difference of 180 ° with the input clock signal while the delay amount of the input clock signal is added or decreased; Selects phase delay clock signal and inverted phase delay clock signal generated by A multiplexer is selected according to a control signal and outputs an output clock signal, and the output clock signal is fed back to the delay amount determining unit as a reference clock signal.

Description

지연 동기 루프 회로{Delay Locked Loop circuit}Delay Locked Loop Circuit

본 발명은 입력 클럭신호를 지연시켜, 그 입력 클럭신호와 동기로 소정 주파수의 출력 클럭신호를 발생하는 지연 동기 루프(Delay Locked Loop ; 이하 DLL이라고 약칭함)회로에 관한 것으로 특히 동작 주파수의 범위(working frequency range)를 넓히면서 집적소자의 면적을 줄일 수 있는 DLL 회로에 관한 것이다.The present invention relates to a delay locked loop (hereinafter, referred to as a DLL) circuit which delays an input clock signal and generates an output clock signal of a predetermined frequency in synchronization with the input clock signal. The present invention relates to a DLL circuit that can reduce an area of an integrated device while widening a working frequency range.

일반적인 DLL 회로는 VLSI(Very Large Scale Integration) 등과 같은 집적소자에 내장되어 그 집적소자가 일정한 속도로 동작되도록 하기 위한 출력 클럭신호를 발생하는 것이다.In general, a DLL circuit is embedded in an integrated device such as VLSI (Very Large Scale Integration) to generate an output clock signal for operating the integrated device at a constant speed.

그리고 집적소자의 집적도가 향상되고, 사용하는 클럭신호의 주파수가 넓어짐에 따라 상기 DLL 회로도 크기를 축소시키면서도 동작 주파수의 범위를 넓히는 것이 바람직하다.As the degree of integration of the integrated device is improved and the frequency of the clock signal to be used is increased, it is desirable to reduce the size of the DLL circuit while widening the operating frequency range.

그러나 DLL 회로는 입력 클럭신호를 복수의 지연기로 지연시켜 그 입력 클럭신호와 동기를 이루는 출력 클럭신호를 발생하는 것이다. 그러므로 복수의 지연기의 개수를 고정시킬 경우에 동작 주파수의 범위가 고정되는 것으로서 동작 주파수의 범위를 넓히기 위해서는 지연기의 개수를 증가시켜야 되고, 이로 인하여 집적소자에서 DLL 회로가 차지하는 면적이 증가하게 됨은 물론 소비전력이 증가하게 되는 등의 여러 가지 문제점이 있었다.However, the DLL circuit delays an input clock signal with a plurality of delays to generate an output clock signal synchronized with the input clock signal. Therefore, when the number of the plurality of delayers is fixed, the range of the operating frequency is fixed, and in order to widen the range of the operating frequency, the number of the delayers must be increased, thereby increasing the area occupied by the DLL circuit in the integrated device. Of course, there were various problems such as increased power consumption.

본 발명의 목적은 지연기의 개수를 증가시키지 않으면서도 간단히 동작 주파수의 범위를 증가시킬 수 있는 DLL 회로를 제공하는데 있다.It is an object of the present invention to provide a DLL circuit which can simply increase the range of operating frequencies without increasing the number of delays.

이러한 목적을 가지는 본 발명의 DLL 회로는 입력 클럭신호와 기준 클럭신호의 위상차에 따라, 그 입력 클럭신호와 동기되는 클럭신호를 기준 클럭신호로 궤환시키거나 또는 입력 클럭신호와 180°의 위상차를 가지는 클럭신호를 기준 클럭신호로 궤환시켜, DLL 회로가 입력 클럭신호를 180°의 이내 범위에서만 지연시키면서 그 입력 클럭신호와 동기를 이루는 출력 클럭신호를 발생하도록 함으로써 지연기의 개수를 증가시키지 않으면서도 간단히 동작 주파수의 범위를 약 2배 정도 증가시킬 수 있다.The DLL circuit of the present invention having the above object returns a clock signal synchronized with the input clock signal to a reference clock signal according to the phase difference between the input clock signal and the reference clock signal, or has a phase difference of 180 ° with the input clock signal. By returning the clock signal to the reference clock signal, the DLL circuit delays the input clock signal only within a range of 180 ° and generates an output clock signal synchronized with the input clock signal, thereby simplifying the number of delays without increasing the number of delays. The range of operating frequencies can be increased by about two times.

그러므로 본 발명의 DLL 회로에 따르면, 입력 클럭신호와 궤환되는 기준 클럭신호의 위상을 비교하여 시프트 라이트(Shift Right) 신호 또는 시프트 레프트(Shift Left) 신호를 선택적으로 발생하는 지연량 결정부와, 상기 시프트 라이트 신호 또는 시프트 레프트 신호에 따라 입력 클럭신호의 지연량을 가감하면서 그 입력 클럭신호와 동기를 이루는 위상지연 클럭신호 및 입력 클럭신호와 180°의 위상차를 가지는 반전 위상지연 클럭신호를 발생하는 지연 체인부와, 상기 지연 체인부에서 발생되는 위상지연 클럭신호 및 반전 위상지연 클럭신호를 선택 제어신호에 따라 선택하여 출력 클럭신호로 출력함과 아울러 그 출력 클럭신호를 상기 지연량 결정부에 기준 클럭신호로 궤환시키는 멀티플렉서로 이루어지는 것을 특징으로 한다.Therefore, according to the DLL circuit of the present invention, a delay amount determining unit for selectively generating a shift right signal or a shift left signal by comparing a phase of an input clock signal with a feedback reference signal signal, A delay for generating a phase delayed clock signal synchronized with the input clock signal and an inverted phase delayed clock signal having a phase difference of 180 ° with the input clock signal while adding or subtracting a delay amount of the input clock signal according to the shift write signal or the shift left signal A phase delay clock signal and an inverse phase delay clock signal generated by the delay chain portion are selected according to a selection control signal and output as an output clock signal; It is characterized by consisting of a multiplexer for feedback to the signal.

상기 지연 체인부는, 입력 클럭신호를 시프트 라이트 신호 및 시프트 레프트 신호에 따라 지연량을 가감하면서 순차적으로 지연시키는 복수의 지연기와, 상기 복수의 지연기에서 지연 출력되는 클럭신호를 반전시켜 상기 입력 클럭신호와 180°의 위상차를 가지는 반전 위상지연 클럭신호를 발생하는 제 1 인버터와, 상기 반전 위상지연 클럭신호를 반전시켜 입력 클럭신호와 동기되는 위상지연 클럭신호를 발생하는 제 2 인버터로 구성됨을 특징으로 한다. The delay chain unit includes a plurality of delayers sequentially delaying an input clock signal according to a shift write signal and a shift left signal, and inverting clock signals delayed and output from the plurality of delayers to the input clock signal. And a first inverter for generating an inverted phase delayed clock signal having a phase difference of 180 °, and a second inverter for inverting the inverted phase delayed clock signal to generate a phase delayed clock signal synchronized with an input clock signal. do.

그리고 상기 멀티플렉서는, 입력 클럭신호의 위상보다 기준 클럭신호의 위상이 180° 미만으로 느릴 경우에 상기 반전 위상지연 클럭신호를 선택하고, 180° 이상 느릴 경우에 위상지연 클럭신호를 선택하는 것을 특징으로 한다.The multiplexer selects the inverted phase delayed clock signal when the phase of the reference clock signal is less than 180 ° than the phase of the input clock signal, and selects the phase delayed clock signal when it is slower than 180 °. do.

이하, 첨부된 도면을 참조하여 본 발명의 DLL 회로를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the DLL circuit of the present invention.

도 1은 본 발명의 DLL 회로의 전체 구성을 보인 블록도이다. 여기서, 부호 100은 입력 클럭신호(INCLK)와 궤환되는 기준 클럭신호(REFCLK)의 위상을 비교하여 시프트 라이트 신호(SHR) 또는 시프트 레프트 신호(SHL)를 선택적으로 발생하는 지연량 결정부이고, 부호 110은 상기 지연량 결정부(100)가 발생하는 시프트 라이트 신호(SHR) 또는 시프트 레프트 신호(SHL)에 따라 입력 클럭신호(INCLK)를 시프트 라이트 또는 시프트 레프트시키면서 입력 클럭신호(INCLK)와 동기를 이루는 위상지연 클럭신호(PH_00) 및 입력 클럭신호(INCLK)와 180°의 위상차를 가지는 반전 위상지연 클럭신호(PH_180)를 발생하는 지연 체인부(110)와, 상기 지연 체인부(110)에서 발생되는 위상지연 클럭신호(PH_00) 및 반전 위상지연 클럭신호(PH_180)를 선택 제어신호(WM)에 따라 선택하여 출력 클럭신호(OUTCLK)로 출력함과 아울러 그 출력 클럭신호(OUTCLK)를 상기 지연량 결정부(100)에 기준 클럭신호(REFCLK)로 궤환시키는 멀티플렉서(120)로 구성된다.1 is a block diagram showing the overall configuration of a DLL circuit of the present invention. Here, reference numeral 100 denotes a delay amount determining unit for selectively generating a shift write signal SHR or a shift left signal SHL by comparing the phase of the input clock signal INCLK with the feedback reference clock signal REFCLK. In operation 110, the delay amount determiner 100 synchronizes the input clock signal INCLK with the input clock signal INCLK while shifting or shifting the input clock signal INCLK according to the shift write signal SHR or the shift left signal SHL. Delay chain section 110 for generating an inverted phase delay clock signal PH_180 having a phase difference of 180 ° with the phase delay clock signal PH_00 and the input clock signal INCLK, and the delay chain section 110 The phase delayed clock signal PH_00 and the inverted phase delayed clock signal PH_180 are selected according to the selection control signal WM to be output as the output clock signal OUTCLK, and the output clock signal OUTCLK is outputted to the delay amount.It is composed of state multiplexer 120 that feeds back to the reference clock signal (REFCLK) to (100).

상기 지연 체인부(110)는, 입력 클럭신호(INCLK)를 시프트 라이트 신호(SHR) 및 시프트 레프트 신호(SHL)에 따라 지연량을 가감하면서 순차적으로 지연시키는 복수의 지연기(200, 201, …, 20N)와, 상기 지연기(20N)의 출력신호를 반전시켜 입력 클럭신호(INCLK)와 180°의 위상차를 가지는 반전 위상지연 클럭신호(PH_180)를 출력하는 제 1 인버터(210)와, 상기 제 1 인버터(210)의 반전 위상지연 클럭신호(PH_180)를 반전시켜 입력 클럭신호(INCLK)와 동기되는 위상지연 클럭신호(PH_00)를 발생하는 제 2 인버터(220)로 구성하였다.The delay chain unit 110 delays the input clock signal INCLK according to the shift write signal SHR and the shift left signal SHL, and sequentially delays the plurality of delay units 200, 201,... 20N and the first inverter 210 which inverts the output signal of the delayer 20N and outputs an inverted phase delayed clock signal PH_180 having a phase difference of 180 ° with the input clock signal INCLK, and The second inverter 220 generates the phase delay clock signal PH_00 in synchronization with the input clock signal INCLK by inverting the inverted phase delay clock signal PH_180 of the first inverter 210.

이와 같이 구성된 본 발명의 DLL 회로는 입력 클럭신호(INCLK)와 기준 클럭신호(REFCLK)를 지연량 결정부(100)가 입력받아 위상차를 검출하고, 검출한 위상차에 따라 시프트 라이트 신호(SHR) 또는 시프트 레프트 신호(SHL)를 선택적으로 출력하게 된다.The DLL circuit of the present invention configured as described above receives the input clock signal INCLK and the reference clock signal REFCLK from the delay amount determining unit 100 to detect the phase difference, and according to the detected phase difference, the shift write signal SHR or The shift left signal SHL is selectively output.

즉, 지연량 결정부(100)는, 기준 클럭신호(REFCLK)의 위상이 입력 클럭신호(INCLK)의 위상보다 빠를 경우에는 시프트 라이트 신호(SHR)를 발생하고, 기준 클럭신호(REFCLK)의 위상이 입력 클럭신호(INCLK)의 위상보다 느릴 경우에는 시프트 레프트 신호(SHL)를 발생하게 된다.That is, the delay amount determining unit 100 generates a shift write signal SHR when the phase of the reference clock signal REFCLK is earlier than the phase of the input clock signal INCLK, and generates a phase of the reference clock signal REFCLK. When it is slower than the phase of the input clock signal INCLK, the shift left signal SHL is generated.

상기 지연량 결정부(100)가 선택적으로 발생하는 시프트 라이트 신호(SHR) 또는 시프트 레프트 신호(SHL)는 입력 클럭신호(INCLK)와 함께 지연 체인부(110)로 입력되는 것으로서 지연 체인부(110)의 복수의 지연기(200, 201, …, 20N)는 시프트 라이트 신호(SHR) 및 시프트 레프트 신호(SHL)에 따라 지연량을 가감하면서 상기 입력 클럭신호(INCLK)를 지연시켜 그 입력 클럭신호(INCLK)와 동기되는 클럭신호를 출력하고, 지연기(20N)에서 출력되는 클럭신호는 제 1 인버터(210)를 통해 반전되어 입력 클럭신호(INCLK)와 180°의 위상차를 가지는 반전 위상지연 클럭신호(PH_180)가 출력되며, 그 반전 위상지연 클럭신호(PH_180)는 제 2 인버터(220)를 통해 다시 반전되어 입력 클럭신호(INCLK)와 동기를 이루는 위상지연 클럭신호(PH_00)가 출력된다.The shift write signal SHR or the shift left signal SHL, which is selectively generated by the delay amount determining unit 100, is input to the delay chain unit 110 together with the input clock signal INCLK. The plurality of delays 200, 201, ..., 20N of N s delay the input clock signal INCLK by adding or subtracting the delay amount according to the shift write signal SHR and the shift left signal SHL. An inverted phase delayed clock that outputs a clock signal synchronized with INCLK, and the clock signal output from the delayer 20N is inverted through the first inverter 210 to have a phase difference of 180 ° from the input clock signal INCLK. The signal PH_180 is output, and the inverted phase delayed clock signal PH_180 is inverted again through the second inverter 220 to output the phase delayed clock signal PH_00 in synchronization with the input clock signal INCLK.

이와 같이 지연 체인부(110)에서 출력되는 반전 위상지연 클럭신호(PH_180) 및 위상지연 클럭신호(PH_00)는 멀티플렉서(120)에 입력되어 선택 제어신호에 따라 하나가 선택되고, 그 선택된 반전 위상지연 클럭신호(PH_180) 또는 위상지연 클럭신호(PH_00)는 출력 클럭신호(OUTCLK)로 출력되어 집적소자의 동작에 사용됨은 물론 지연량 결정부(100)에 기준 클럭신호(REFCLK)로 궤환 입력된다.As described above, the inverted phase delayed clock signal PH_180 and the phase delayed clock signal PH_00 output from the delay chain unit 110 are input to the multiplexer 120 to select one according to the selection control signal, and the selected inverted phase delay The clock signal PH_180 or the phase delay clock signal PH_00 is output as the output clock signal OUTCLK and used for the operation of the integrated device, and feedback to the delay amount determiner 100 as the reference clock signal REFCLK.

이러한 본 발명은 입력 클럭신호(INCLK)와 기준 클럭신호(REFCLK)의 위상차에 따라 멀티플렉서(120)가 반전 위상지연 클럭신호(PH_180) 및 위상지연 클럭신호(PH_00)를 선택적으로 출력하도록 하여 지연기(200, 201, …, 20N)의 개수를 증가시키지 않고서도 동작 주파수의 범위를 약 2배 정도 확장할 수 있다.According to the present invention, the multiplexer 120 selectively outputs the inverted phase delayed clock signal PH_180 and the phase delayed clock signal PH_00 according to the phase difference between the input clock signal INCLK and the reference clock signal REFCLK. The range of operating frequencies can be extended by about twice without increasing the number of (200, 201, ..., 20N).

즉, 종래에는 도 3에 도시된 바와 같이 출력 클럭신호(OUTCLK)를 입력 클럭신호(INCLK)에 로킹시키기 전에 입력 클럭신호(INCLK)에 비하여 위상지연 클럭신호(PH_00) 및 출력 클럭신호(OUTCLK)의 위상이 약 90° 정도 느리다고 가정할 경우에 지연 체인부(110)에서 입력 클럭신호(INCLK)를 270°를 지연시켜 도 4에 도시된 바와 같이 출력 클럭신호(OUTCLK)를 발생하고, 그 발생한 출력 클럭신호를 기준 클럭신호(REFCLK)로 궤환시켜야 된다. 그러므로 입력 클럭신호(INCLK)의 위상을 최대 360°까지 지연시킬 수 있도록 하는 개수의 지연기를 구비해야 된다.That is, conventionally, as shown in FIG. 3, the phase delayed clock signal PH_00 and the output clock signal OUTCLK are compared with the input clock signal INCLK before the output clock signal OUTCLK is locked to the input clock signal INCLK. Assuming that the phase of the signal is about 90 °, the delay chain 110 delays the input clock signal INCLK by 270 ° to generate the output clock signal OUTCLK as shown in FIG. The output clock signal should be fed back to the reference clock signal REFCLK. Therefore, a number of delay units for delaying the phase of the input clock signal INCLK up to 360 ° should be provided.

그러나 본 발명은 입력 클럭신호(INCLK)에 비하여 위상지연 클럭신호(PH_00) 및 출력 클럭신호(OUTCLK)의 위상이 약 90° 정도 느릴 경우에 도 5에 도시된 바와 같이 멀티플렉서(120)가 선택 제어신호(WM)에 따라 반전 위상지연 클럭신호(PH_180)를 선택하여 출력 클럭신호(OUTCLK)로 출력하고, 그 출력 클럭신호(OUTCLK)를 기준 클럭신호(REFCLK)로 궤환시킴으로써 도 6에 도시된 바와 같이 입력 클럭신호(INCLK)를 약 90°만 지연시켜 출력 클럭신호(OUTCLK)를 발생할 수 있다.However, in the present invention, when the phase delayed clock signal PH_00 and the output clock signal OUTCLK are about 90 ° slower than the input clock signal INCLK, the multiplexer 120 controls selection as shown in FIG. 5. According to the signal WM, the inverted phase delayed clock signal PH_180 is selected and output as the output clock signal OUTCLK, and the output clock signal OUTCLK is fed back to the reference clock signal REFCLK, as shown in FIG. Likewise, the output clock signal OUTCLK may be generated by delaying the input clock signal INCLK by only about 90 °.

그러므로 본 발명의 DLL 회로는 입력 클럭신호(INCLK)의 위상을 최대 180°까지 지연시킬 수 있도록 하고, 입력 클럭신호(INCLK)와 출력 클럭신호(OUTCLK)의 위상차에 따라 위상지연 클럭신호(PH_00) 또는 반전 위상지연 클럭신호(PH_180)를 선택적으로 궤환시키면 되어 종래와 동일한 개수의 지연기를 사용하면서도 동작 주파수의 범위를 약 2배정도 넓힐 수 있다.Therefore, the DLL circuit of the present invention allows the phase of the input clock signal INCLK to be delayed up to 180 °, and according to the phase difference between the input clock signal INCLK and the output clock signal OUTCLK, the phase delayed clock signal PH_00. Alternatively, the inverted phase delay clock signal PH_180 may be selectively fed back so that the range of operating frequencies may be increased by about twice while using the same number of delayers as in the prior art.

한편, 상기에서는 본 발명을 특정의 바람직한 실시 예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.On the other hand, while the present invention has been shown and described with respect to specific preferred embodiments, various modifications and changes of the present invention without departing from the spirit or field of the invention provided by the claims below It can be easily understood by those skilled in the art.

이상에서 설명한 바와 같이 본 발명은 지연 체인부에서 입력 클럭신호와 동기를 이루는 위상지연 클럭신호 및 180°의 위상차를 가지는 반전 위상지연 클럭신호를 발생하도록 하고, 그 발생한 위상지연 클럭신호 및 반전 위상지연 클럭신호를 선택적으로 궤환시킴으로써 동일한 개수의 지연기를 사용하여 집적소자의 면적을 증가시키지 않으면서 동작 주파수의 범위를 약 2배정도 넓힐 수 있다.As described above, the present invention allows the delay chain portion to generate a phase delayed clock signal synchronized with the input clock signal and an inverted phase delayed clock signal having a phase difference of 180 °, and the generated phase delayed clock signal and inverted phase delayed. By selectively returning the clock signal, the same number of delayers can be used to broaden the range of operating frequencies by about twice without increasing the area of the integrated device.

도 1은 본 발명의 DLL 회로의 전체 구성을 보인 도면.1 is a view showing the overall configuration of a DLL circuit of the present invention.

도 2는 도 1의 지연 체인부의 구성을 보인 도면.2 is a view showing the configuration of the delay chain portion of FIG.

도 3 내지 도 6은 본 발명의 DLL 회로의 동작 원리를 설명하기 위한 파형도.3 to 6 are waveform diagrams for explaining the operating principle of the DLL circuit of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 지연량 결정부 110 : 지연 체인부100: delay amount determining unit 110: delay chain portion

120 : 멀티플렉서 200, 201, …, 20N : 복수의 지연기120: multiplexer 200, 201,... , 20N: Multiple Delays

210, 220 : 제 1 및 제 2 인버터 INCLK : 입력 클럭신호210, 220: first and second inverters INCLK: input clock signal

REFCLK : 기준 클럭신호 SHR : 시프트 레프트 신호REFCLK: Reference clock signal SHR: Shift left signal

SHL : 시프트 라이트 신호 PH_00 : 위상지연 클럭신호SHL: Shift write signal PH_00: Phase delay clock signal

PH_180 : 반전 위상지연 클럭신호 OUTCLK : 출력 클럭신호PH_180: Inverted phase delay clock signal OUTCLK: Output clock signal

WM : 선택 제어신호WM: Selection control signal

Claims (3)

입력 클럭신호와 궤환되는 기준 클럭신호의 위상을 비교하여 지연량을 결정하기 위한 시프트 라이트 신호 또는 시프트 레프트 신호를 선택적으로 발생하는 지연량 결정부;A delay amount determiner for selectively generating a shift write signal or a shift left signal for determining a delay amount by comparing a phase of an input clock signal with a feedback reference signal; 상기 시프트 라이트 신호 또는 시프트 레프트 신호에 따라 입력 클럭신호의 지연량을 가감하면서 그 입력 클럭신호와 동기를 이루는 위상지연 클럭신호 및 입력 클럭신호와 180°의 위상차를 가지는 반전 위상지연 클럭신호를 발생하는 지연 체인부; 및Generating a phase delay clock signal synchronized with the input clock signal and an inverted phase delay clock signal having a phase difference of 180 ° with the input clock signal while the delay amount of the input clock signal is added or subtracted according to the shift write signal or the shift left signal. Delay chain portion; And 상기 지연 체인부에서 발생되는 위상지연 클럭신호 및 반전 위상지연 클럭신호를 선택 제어신호에 따라 선택하여 출력 클럭신호로 출력함과 아울러 그 출력 클럭신호를 상기 지연량 결정부에 기준 클럭신호로 궤환시키는 멀티플렉서로 이루어진 지연 동기 루프 회로.Selecting a phase delay clock signal and an inverted phase delay clock signal generated by the delay chain part according to a selection control signal to output the output clock signal, and returning the output clock signal to the delay amount determining unit as a reference clock signal; Delay-synchronous loop circuit consisting of multiplexers. 제 1 항에 있어서, 상기 지연 체인부는;The method of claim 1, wherein the delay chain portion; 입력 클럭신호를 시프트 라이트 신호 및 시프트 레프트 신호에 따라 지연량을 가감하면서 순차적으로 지연시키는 복수의 지연기; 및A plurality of delayers configured to sequentially delay the input clock signal according to a shift write signal and a shift left signal, while delaying the input clock signal; And 상기 복수의 지연기에서 지연 출력되는 클럭신호를 반전시켜 상기 입력 클럭신호와 180°의 위상차를 가지는 반전 위상지연 클럭신호를 발생하는 제 1 인버터; 및A first inverter for inverting clock signals delayed by the plurality of delayers to generate an inverted phase delayed clock signal having a phase difference of 180 ° from the input clock signal; And 상기 반전 위상지연 클럭신호를 반전시켜 입력 클럭신호와 동기되는 위상지연 클럭신호를 발생하는 제 2 인버터로 구성됨을 특징으로 하는 지연 동기 루프 회로.And a second inverter for inverting the inverted phase delay clock signal to generate a phase delay clock signal synchronized with an input clock signal. 제 1 항에 있어서, 상기 멀티플렉서는;The system of claim 1, wherein the multiplexer is selected from the group consisting of: a multiplexer; 입력 클럭신호의 위상이 기준 클럭신호의 위상보다 180°미만 빠를 경우에 상기 위상지연 클럭신호를 선택하고, 180°이상 빠를 경우에 상기 반전 위상지연 클럭신호를 선택하는 것을 특징으로 하는 지연 동기 루프 회로.The phase delayed clock signal is selected when the phase of the input clock signal is less than 180 ° faster than the phase of the reference clock signal, and the reversed phase delayed clock signal is selected when the phase of the input clock signal is faster than 180 °. .
KR10-2003-0071978A 2003-10-16 2003-10-16 Delay Locked Loop circuit KR100527392B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2003-0071978A KR100527392B1 (en) 2003-10-16 2003-10-16 Delay Locked Loop circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0071978A KR100527392B1 (en) 2003-10-16 2003-10-16 Delay Locked Loop circuit

Publications (2)

Publication Number Publication Date
KR20050036335A true KR20050036335A (en) 2005-04-20
KR100527392B1 KR100527392B1 (en) 2005-11-10

Family

ID=37239573

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0071978A KR100527392B1 (en) 2003-10-16 2003-10-16 Delay Locked Loop circuit

Country Status (1)

Country Link
KR (1) KR100527392B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800139B1 (en) * 2005-06-24 2008-02-01 주식회사 하이닉스반도체 DLL device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800139B1 (en) * 2005-06-24 2008-02-01 주식회사 하이닉스반도체 DLL device

Also Published As

Publication number Publication date
KR100527392B1 (en) 2005-11-10

Similar Documents

Publication Publication Date Title
US5875219A (en) Phase delay correction apparatus
KR100855980B1 (en) Delay Locked Loop and clock delay method controlling delay time using shifter and adder
KR100321755B1 (en) Delay Locked Loop having a fast locking time
KR100557550B1 (en) Clock synchronization circuit
KR100422585B1 (en) Ring - register controlled DLL and its method
KR100500929B1 (en) Delay locked loop circuit
KR20110014230A (en) Apparatus and method for multi-phase clock generation
TW200518465A (en) Delay circuit and delay synchronization loop device
GB2241619A (en) Clock-phase synthesizer
EP1150427A2 (en) Clock control circuit and method
KR19980078283A (en) Clock Phase Comparators
US7212055B2 (en) Open-loop digital duty cycle correction circuit without DLL
KR100525096B1 (en) DLL circuit
US6670835B2 (en) Delay locked loop for controlling phase increase or decrease and phase control method thereof
KR100326809B1 (en) Delay locked loop circuit
KR100520657B1 (en) Phase Comparator for DLL(Delay Locked Loop)
KR100527392B1 (en) Delay Locked Loop circuit
KR20110119976A (en) Delay locked loop in semiconductor integrated circuit and method of driving the same
KR101363798B1 (en) Fractional ratio frequency synthesizer with zero-skew capability
KR20040023838A (en) Register controlled delay locked loop
KR100784028B1 (en) Delay locked loop
US20080094115A1 (en) DLL circuit
JP3786540B2 (en) Timing control circuit device
KR100604783B1 (en) PLL Circuit having DLL mode
KR100548552B1 (en) Circuit for preventing probability lock-in fail in Delay Locked Loop

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee