KR20050036225A - 단일칩 듀플레서 및 그 제조방법 - Google Patents

Abstract

상부 표면에 공동부가 형성된 기판; 공동부를 제외한 상기 기판의 상층에 적층된 절연층과; 절연층의 상층과 기판의 하측 각각으로 노출되게 연결되는 한 쌍의 연결패드와; 공동부를 사이에 두고 연결패드 및 절연층 상부에 각각 에어갭을 갖도록 적층되는 제1 및 제2필터부와; 하측에 돌출된 RF 수동소자를 가지며, RF 수동소자가 공동부에 마주하도록 상기 제1 및 제2필터부의 상부에 본딩결합되어 패키징화되는 디바이스 기판부;를 포함하는 것을 특징으로 하는 단일칩 듀플렉서 및 그의 제조방법이 개시된다.

Description

단일칩 듀플레서 및 그 제조방법{One-chip Duplexer fabrication method and One-Chip Duplexer fabricated by the same}

본 발명은 마이크로 전자 및 MEMS 소자의 웨이퍼 레벨 칩 사이즈 패키징 방법 및 그를 이용하여 제작된 단일칩 듀플렉서에 관한 것이다.

듀플렉서(Duplexer)란 필터(Filter)를 복합적으로 이용하는 대표적인 소자의 한 종류로서, 주파수 분할 방식(FDD)으로 구현되는 통신 시스템에서 하나의 안테나를 통하여 송신되는 신호 및 수신되는 신호를 적절하게 분기함으로서, 같은 안테나를 통하여 송신되는 신호 및 수신되는 신호를 적절하게 분기함으로써, 같은 안테나를 효율적으로 공유할 수 있도록 하는 역할을 하는 소자이다.

이러한 듀플렉서의 기본 구조는 안테나를 제외하고 크게 송신단 필터 및 수신단 필터로 이루어진다. 송신단 필터는 송신하고자 하는 주파수만을 통과시켜주는 밴드 패스 필터(Band Pass Filter), 수신단 필터는 수신하고자 하는 주파수만을 통과시켜주는 밴드패스 필터로서, 듀플렉서는 상기 송신단 필터 및 수신단필터에서 패스되는 주파수를 달리 조정함으로써, 하나의 안테나로 송수신이 이루어질 수 있도록 한다.

한편, 휴대전화로 대표되는 이동통신기기의 급속한 보급에 의해, 이러한 기기에서 사용되는 듀플렉서를 구현하기 위하여, 상기 송신단 필터 및 수신단 필터의 역할을 하는 소형경량의 필터의 수요가 급격하게 증대하고 있다. 소형, 경량으로 구현되면서, 대전력의 용도에 적합한 필터를 구성하기 위한 유력한 수단으로서는 FBAR 이 알려져 있는데, FBAR은 최소한의 비용으로 대량 생산이 가능하며, 최소형으로 구현할 수 있다는 장점이 있다. 또한, 필터의 주요한 특성인 높은 풀질계수(Quality Factor: Q) 값을 구현하는 것이 가능하고, 마이크로주파수 대역에서도 사용이 가능하며, 특히 PCS(Personal Communication System)와 DCS(Digital Cordless System) 대역까지도 구현할 수 있는 장점을 가지고 있다.

한편, 상시 송신단 필터 및 수신단 필터를 통해 송수신되는 신호의 주파수는 그 차이가 미미하므로, 상호간의 간섭에 의해 민감하게 반응하게 되는바, 상기 송신단 필터 및 수신단 필터를 격리시켜서 상호간섭을 방지하는 Isolation 부를 추가하여 보다 성능이 향상된 듀플렉서를 제작할 수 있다. 상기 Isolation 부는 통상적으로 커패시터 및 인덕터를 사용하여 위상 쉬프터(Phasor Siffter)를 구현함으로써, 송신 신호 및 수신 신호의 주파수의 위상차를 90도 각도가 되도록 하여 상호 간섭을 방지하도록 하고 있다.

종래의 이러한 FBAR을 사용하여 제조된 듀플렉서의 구조에 대하여는 도 1에 도시되어 있다.

도 1은 와이어 본딩을 사용하여 제조된 송신단 필터(2) 및 수신단 필터(3)와 양 필터(2,3)를 격리시키는 Isolation 부(4)를 인쇄회로기판(PCB : 5) 상에 하이브리드(hybrid)를 이용하여 접합시킴으로써 구현된 듀플렉서를 나타낸다. 상기와 같은 방법으로 구현된 경우, 와이어본딩을 이용하여 소자를 패키징함으로써 패키징 후 와이어에 의한 손실 및 기생성분이 증가하여 소자의 성능이 감소될 수 있다.

또한, 최종적으로 제작된 패키징의 사이즈가 증대되어 휴대폰과 소형화 장비에 사용하기에 불리하고, 제조 비용이 증가된다는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로서, 패키징 후 소자의 사이즈를 최소화 할 수 있도록 개선된 웨이퍼 레벨 칩 사이즈 패키징 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명에 따른 단일칩 듀플렉서는, 상부 표면에 공동부가 형성된 기판; 상기 공동부를 제외한 상기 기판의 상층에 적층된 절연층과; 상기 절연층의 상층과 상기 기판의 하측 각각으로 노출되게 연결되는 한 쌍의 연결패드와; 상기 공동부를 사이에 두고 상기 연결패드 및 절연층 상부에 각각 에어갭을 갖도록 적층되는 제1 및 제2필터부와; 하측에 돌출된 RF 수동소자를 가지며, 상기 RF 수동소자가 상기 공동부에 마주하도록 상기 제1 및 제2필터부의 상부에 본딩결합되어 패키징화되는 디바이스 기판부;를 포함하는 것을 특징으로 한다.

여기서, 상기 제1 및 제2필터부 각각은, 상기 연결패드에 연결되게 상기 절연층의 상부에 적층되는 제1접착층; 및 상기 제2접착층과 이웃하여 그 사이에 에어갭을 형성하도록 상기 절연층 상부에 적층되는 제2접착층;을 포함하는 것이 바람직하다.

또한, 상기 제1필터부 및 제2필터부 중 어느 하나가 송신단 필터로서 작용하고, 다른 하나가 수신단 필터로 작용하는 것이 좋다.

또한, 상기 연결패드는, 상기 기판 및 절연층에 형성된 통과홀에 전도성물질을 전기도금하여 형성된 것이 좋다.

또한, 상기 목적을 달성하기 위한 본 발명의 단일칩 듀플렉서 제조방법은, 상부표면에 소정 깊이의 공동부와, 상하로 연결된 연결패드 및 상기 공동부를 사이에 두고 배치되어 에어갭을 가지는 제1 및 제2필터부를 가지는 하부 기판부를 형성하는 단계; 상기 공동부에 대응되는 RF 수동소자를 가지는 디바이스 기판부를 준비하는 단계; 및 상기 RF 수동소자가 상기 공동부의 중앙에 마주하도록 상기 준비된 디바이스 기판부를 상기 하부 기판부의 상부에 상기 각 필터부를 통해 접합하여 패키징하는 단계;를 포함하는 것을 특징으로 한다.

여기서, 상기 하부 기판부 제조단계는, 기판상에 절연층을 증착시키는 단계; 상기 기판의 하부에 시드층을 증착하는 단계; 상기 절연층의 일정부분을 패터닝으로 식각하여 상기 기판의 일부와 절연층의 일부를 외부로 노출시키는 단계; 상기 기판의 노출된 상부를 소정 깊이로 식각하는 단계; 상기 절연층의 노출부위를 식각하여 제거하는 단계; 상기 기판의 식각된 부위를 추가식각하여 상기 시드층을 노출시키는 통과홀을 형성하고, 상기 절연층의 노출부위를 식각하여 소정 깊이의 공동부를 형성하는 단계; 상기 통과홀을 전기도금하여 연결패드를 형성하는 단계; 상기 시드층을 제거하여 상기 연결패드가 상부 및 하부로 노출되게 하는 단계; 상기 절연층 상부의 일부와 상기 연결패드의 상부에 접착물질을 증착하여 에어갭을 형성하는 단계;를 포함하는 것이 바람직하다.

또한, 상기 연결패드 노출시키는 단계는, 상기 절연층의 상부 및 연결패드의 상부를 래핑가공하여 평평하게 하는 단계와; 상기 시드층을 래핑가공 및 화학적 기계연마(CMP) 가공하여 제거하는 단계;를 포함하는 것이 좋다.

이하 첨부된 도면을 참조하여 본 발명의 실시예에 따른 단일칩 듀플렉서를 자세히 설명하기로 한다.

본 발명의 실시예에 따른 단일칩 듀플렉서는, 각각 별도의 공정을 통해 제작된 하부 기판부(100)와 디바이스 기판부(200)를 본딩결합에 의해 상하 접합시킴으로써 단일칩으로 패키징화 하는 점에 특징이 있다.

도 2를 참조하면, 본딩결합에 의해 패키징화된 단일칩 듀플렉서는, 상부 표면에 공동부(c)가 형성된 기판(10)과, 상기 공동부(c)를 제외한 상기 기판(10)의 상층에 적층된 절연층(20), 상기 절연층(20)의 상층과 상기 기판(10)의 하측 각각으로 노출되게 연결되는 한 쌍의 연결패드(50)와, 상기 공동부(c)를 사이에 두고 상기 연결패드(50) 및 절연층(20) 상부에 각각 에어갭(G)을 갖도록 적층되는 제1 및 제2필터부(63)(66)와, 하측에 돌출된 RF 수동소자(210)를 가지며 상기 RF 수동소자(210)가 상기 공동부(c)에 마주하도록 상기 제1 및 제2필터부(63,66)의 상부에 본딩결합되어 패키징화되는 디바이스 기판부(200)를 구비한다.

상기 기판(10)의 상부 중심부에 형성된 공동부(c)는 기판(10)을 식각가공하여 형성된다. 기판(10)의 공동부(c)를 제외한 상층에 절연층(20)에 소정 두께로 적층되어 있다.

상기 기판(10)과 절연층(20)을 통과하도록 공동부(c)의 양쪽에 각각 연결패드(50)가 마련된다. 각 연결패드(50)는 기판(10)과 절연층(20)에 식각에 의해 통과홀을 형성한 후, 그 통과홀을 도전성물질로 전기도금하여 형성된다. 이 연결패드(50)는 절연층(20)의 상면으로 노출되고, 기판(10)의 하면으로 각각 노출된다.

상기 제1 및 제2필터부(63,66) 각각은 공동부(c)를 사이에 두고, 양쪽에 상기 기판부들(100)(200) 사이에 마련된다. 여기서, 제1 및 제2필터부(63)(66) 각각은 연결패드(50) 각각에 연결되게 적층되는 제1접착층(61,64)과, 제1접착층(61,64)과 이웃하여 그 사이에 갭(G)을 형성하도록 절연층(20)의 상부에 적층되는 제2절연층(62,65)을 가진다. 상기와 같은 제1 및 제2필터부(63,66) 중 어느 하나는 송신단 필터로서 작용하고, 다른 하나가 수신단 필터로 작용하게 된다.

상기와 같은 구성의 기판부(100)의 상부에 디바이스 기판부(200) 상기 접착층으로 이루어진 필터부(63,66)를 통해 접착결합되어 패키징된다. 상기 디바이스 기판부(200)는 하부 중앙에 RF 수동소자(210)를 가지며, 이 RF 수동소자(210)는 상기 공동부(c)와 마주하여 대응되게 결합된다. 이러한 구성의 디바이스 기판부(200)는 앞서 설명한 대로, 다양한 구성형태를 가질 수 있으며, 별도의 공정을 통해 미래 제작되어 하부 기판부(100)와 접합에 의해 단일칩으로 패키징되는 점에 특징이 있다.

이하 상기 구성을 가지는 단일칩 듀플렉서를 제조하는 방법에 대해 설명하되, 하부 기판부(100)의 제조공정에 대해서만 설명하기로 한다.

먼저, 실리콘(Si) 웨이퍼 기판(10)을 소정 두께로 래핑(Lapping) 가공한 후, PECVD 산화(Plasma Enhanced Chemical Vapor Deposition) 공정을 통해 절연층(20)을 웨이퍼 기판(10) 상부에 증착한다(도 3 참조). 상기 웨이퍼 기판(10) 하부에 시드층(Seed Layer)(30)을 증착한다(도 4 참조). 그런 다음 상기 증착된 절연층(20)에 제1 및 제2패턴(41,42)이 형성된 패턴기판(40)을 절연층(20) 위에 놓고, 제1패턴(41) 부분을 습식식각 공정을 통해 제거함으로써, 제2패턴(41)에 대응되는 웨이퍼 기판(10)의 상면을 외부로 노출시킨다(도 5 참조).

계속해서, 웨이퍼 기판(10)의 외부로 노출된 부분을 소정 깊이, 바람직하게는 2.5㎛의 깊이로 건식식각 공정을 통해 식각한다(도 6 참조).

그리고, 상기 패턴기판(40)의 제2패턴(42)에 대응되는 절연층(20)의 노출부분을 산화 습식식각 공정을 통해 제거한다(도 7 참조).

상기와 같이 절연층이 제거된 웨이퍼기판(10)의 상면과 1차로 식각된 부분을 산화 습식식각 공정에 의해 소정 깊이로 식각한다. 그러면, 도 8에 도시된 바와 같이, 2차로 식각된 부분을 통해 시드층(30)의 상면이 외부로 노출되도록 통과홀(h)이 형성되고, 1차로 식각된 중앙부위는 소정 깊이 바람직하게는 약 2.5㎛의 깊이로 식각되어 공동부(c)가 형성된다.

상기 통과홀(h)과 공동부(c)를 형성한 다음에는, 산화 습식식각 공정을 통해서 패턴기판(40)을 제거하고, 상기 통과홀(h)을 전기도금에 의해 전도성 물질로 채워넣어 연결패드(50)를 형성한다(도 9 참조). 이와 같은 공정 뒤에, 절연층(20)의 상면을 래핑공정을 통해 평평하게 가공하고, 하부의 시드층(30)은 래핑공정과 CMP(Chemical Mchanical Polishing)공정을 통해 제거한다(도 10 참조). 그리고, 연결패드(50)와 절연층(20)의 일부를 덮도록 접합물질을 증착하여 접착층(60)을 마련한다(도 11참조). 이와 같은 공정을 통해 소위 하부 기판부(100)를 형성한다.

계속해서, 이와 같은 공정을 통해 제작된 하부 기판부(100)를 미리 제작된 디바이스 기판부(200)와 본딩 접합시킨다(도 12 참조). 도 12에서 도면부호 210은 RF 수동소자를 나타낸다. 상기 하부 기판부(100)의 공동부(c)에 상기 RF 수동소자(210)가 중앙에 위치되도록 하면서, 하부 기판부(100)와 디바이스 기판부(200)를 동시에 접합시켜서 패키징화한다. 여기서, 상기 디바이스 기판부(200)는 일반적으로 알려진 공정을 통해 별도로 제작되는 웨이퍼로서, 다양한 구성이 가능하며, 본 발명의 주요 기술요지가 아니므로 자세한 구성 및 제조공정은 생략한다.

도 13은 앞서 설명된 바와 같이 패키징된 듀플렉서를 PCB 기판(70) 상에 접합시키는 상태를 예시적으로 도시한 것이다.

이상에서 설명한 바와 같은 본 발명에 따른 단일칩 듀플렉서에 따르면, 단일칩 형태의 듀플렉서를 제조할 수 있으므로, 결과적으로 소형경량의 듀플렉서를 제조할 수 있게 된다.

또한, 와이어 본딩을 하는 종래의 기술과 달리, 연결패드를 이용하여 짧은 신호 통로를 형성시킬 수 있으므로, 이로 인한 저 손실, 빠른 응압특성을 갖는 패키징을 이룰 수 있다.

또한, 패키징 기판을 얇은 실리곤 기판을 사용함으로써 CMOS 회로와 집적화를 이룰 수 있으며, 패키징 비용을 절감시키고 열전달 특성을 향상시킬 수 있다.

도 1은 종래의 듀플렉서를 나타내 보인 개략적인 단면도.

도 2는 본 발명의 실시예에 따른 듀플렉서를 나타내 보인 도면.

도 3 내지 도 11은 도 2에 도시된 하부 기판부를 제작하는 공정을 차례로 나타내 보인 도면.

도 12는 도 2에 도시된 듀플렉서를 PCB 기판에 연결하는 상태를 나타내 보인 도면.

< 도면의 주요부분에 대한 부호의 설명 >

10..기판 20..절연층

30..시드층 40..패턴기판

50..연결패드 60..절연층

100..하부 기판부 200..디바이스 기판부

Claims (7)

1. 상부 표면에 공동부가 형성된 기판;

   상기 공동부를 제외한 상기 기판의 상층에 적층된 절연층과;

   상기 절연층의 상층과 상기 기판의 하측 각각으로 노출되게 연결되는 한 쌍의 연결패드와;

   상기 공동부를 사이에 두고 상기 연결패드 및 절연층 상부에 각각 에어갭을 갖도록 적층되는 제1 및 제2필터부와;

   하측에 돌출된 RF 수동소자를 가지며, 상기 RF 수동소자가 상기 공동부에 마주하도록 상기 제1 및 제2필터부의 상부에 본딩결합되어 패키징화되는 디바이스 기판부;를 포함하는 것을 특징으로 하는 단일칩 듀플렉서.
2. 제1항에 있어서, 상기 제1 및 제2필터부 각각은,

   상기 연결패드에 연결되게 상기 절연층의 상부에 적층되는 제1접착층; 및

   상기 제2접착층과 이웃하여 그 사이에 에어갭을 형성하도록 상기 절연층 상부에 적층되는 제2접착층;을 포함하는 것을 특징으로 하는 단일입 듀플렉서.
3. 제1항 또는 제2항에 있어서, 상기 제1필터부 및 제2필터부 중 어느 하나가 송신단 필터로서 작용하고, 다른 하나가 수신단 필터로 작용하는 것을 특징으로 하는 단일칩 듀플렉서.
4. 제1항 및 제2항에 있어서, 상기 연결패드는,

   상기 기판 및 절연층에 형성된 통과홀에 전도성물질을 전기도금하여 형성된 것을 특징으로 하는 단일칩 듀플렉서.
5. 상부표면에 소정 깊이의 공동부와, 상하로 연결된 연결패드 및 상기 공동부를 사이에 두고 배치되어 에어갭을 가지는 제1 및 제2필터부를 가지는 하부 기판부를 형성하는 단계;

   상기 공동부에 대응되는 RF 수동소자를 가지는 디바이스 기판부를 준비하는 단계; 및

   상기 RF 수동소자가 상기 공동부의 중앙에 마주하도록 상기 준비된 디바이스 기판부를 상기 하부 기판부의 상부에 상기 각 필터부를 통해 접합하여 패키징하는 단계;를 포함하는 것을 특징으로 하는 단일칩 듀플렉서 제조방법.
6. 제4항에 있어서, 상기 하부 기판부 제조단계는,

   기판상에 절연층을 증착시키는 단계;

   상기 기판의 하부에 시드층을 증착하는 단계;

   상기 절연층의 일정부분을 패터닝으로 식각하여 상기 기판의 일부와 절연층의 일부를 외부로 노출시키는 단계;

   상기 기판의 노출된 상부를 소정 깊이로 식각하는 단계;

   상기 절연층의 노출부위를 식각하여 제거하는 단계;

   상기 기판의 식각된 부위를 추가식각하여 상기 시드층을 노출시키는 통과홀을 형성하고, 상기 절연층의 노출부위를 식각하여 소정 깊이의 공동부를 형성하는 단계;

   상기 통과홀을 전기도금하여 연결패드를 형성하는 단계;

   상기 시드층을 제거하여 상기 연결패드가 상부 및 하부로 노출되게 하는 단계;

   상기 절연층 상부의 일부와 상기 연결패드의 상부에 접착물질을 증착하여 에어갭을 형성하는 단계;를 포함하는 것을 특징으로 하는 단일칩 듀플렉서 제조방법.
7. 제6항에 있어서, 상기 연결패드 노출시키는 단계는,

   상기 절연층의 상부 및 연결패드의 상부를 래핑가공하여 평평하게 하는 단계와;

   상기 시드층을 래핑가공 및 화학적 기계연마(CMP) 가공하여 제거하는 단계;를 포함하는 것을 특징으로 하는 단일칩 듀플렉서 제조방법.