KR20050030032A

KR20050030032A - 시분할 다중 통신방식 수신기의 ｄｃ 옵셋 제거 장치

Info

Publication number: KR20050030032A
Application number: KR1020030066344A
Authority: KR
Inventors: 심대현
Original assignee: 삼성전자주식회사
Priority date: 2003-09-24
Filing date: 2003-09-24
Publication date: 2005-03-29
Also published as: CN100518154C; CN1602007A; EP1519528B1; US7109777B2; KR100532285B1; US20050062513A1; EP1519528A2; EP1519528A3

Abstract

본 발명은 시분할 다중 통신방식 수신기의 DC 옵셋 제거 장치에 관한 것으로서, 본 발명은 이전 프레임의 DC 옵셋 정보를 이용하여 데이터 전송 프레임들의 수신시간차이(RTG) 동안 현재 프레임의 DC 옵셋을 제거한다. 따라서, 본 발명의 DC 옵셋 제거장치는 액티브-모드(active-mode)에서 실시간(real time) DC 옵셋(offset) 제거가 가능한 장점이 있다. 또한, 시간 및 주변환경에 따라 변하는 DC 옵셋 제거가 가능한 장점이 있다. 게다가 본 발명의 DC 옵셋 제거장치는 최적화된 소자 구성으로 인하여 전력 소모량의 증가를 최소화하는 장점이 있다.

Description

시분할 다중 통신방식 수신기의 ＤＣ 옵셋 제거 장치{APPARATUS FOR CANCELLATING DC OFFSET IN TIME DIVISION DUPLEXING MODE RECEIVER}

본 발명은 DC 옵셋 제거 장치에 관한 것으로서, 특히, 시분할 다중 통신방식 수신기의 DC 옵셋 제거 장치에 관한 것이다.

통상적으로 통신장치의 수신기에는 DC 옵셋이 발생하는데 이러한 DC 옵셋은 수신된 신호의 진폭에 왜곡을 일으켜 원하지 않는 신호가 수신되게 한다. 이 때, 수신기에 수신된 신호가 큰 경우 그 신호의 왜곡으로 인하여 수신기의 수신기능이 마비될 수도 있다. 또한 이러한 진폭의 왜곡은 잘못된 수신 전계 강도(RSSI: Received Signal Strength Indicator)를 제공하여 송신기 출력 제어에도 영향을 미칠 수 있다. 따라서 수신기의 DC 옵셋 제거는 반드시 필요한 과제이다.

통상적으로 수신기의 DC 옵셋(offset) 제거는 교류(AC)-커플링(coupling)에 의해 수행되거나 시분할다중접속(TDMA: Time Division Multiple Access)에서 충전과 방전을 반복 수행함으로써 이루어진다. 이들 중 AC-커플링에 의하여 DC 옵셋을 제거하는 전자의 방법은 하이-패스(high-pass)의 경우 인접 DC(near-DC)의 정보를 잃을 가능성이 있다. 또한, 충전과 방전을 반복 수행하는 후자의 방법은 액티브모드(acitve-mode)에서 안테나를 통한 재방사로 인해 발생되는 DC 옵셋(offset) 제거에는 적합하지 않은 것으로 알려져 있다.

또한 종래의 옵셋(offset) 제거는 FDD(Frequency Division Deplexing)모드(예컨대, CDMA 2000-Qualcom) 또는 TDD(Time Division Duplexing)모드(예컨대, WLAN(Wireless Local Area Network))에 관계없이 액티브-모드에서 사용할 수 있도록 평균값, 측정기, 자동전압이득제어값(Auto Gain Controller value, AGC value), 적분기 등을 이용하여 구현되었다. 따라서, 종래에는 이와 같은 다양한 디지털 소자들을 사용함으로 인해 칩-영역(chip area) 증가 및 전력 소모량 증가를 동반하였다.

또한 디지털 도메인(digital domain)에서의 DC-옵셋의 처리는 평균치를 구하는 시간(# of clock cycle)에 따라 랜덤(random)하게 변하는 재방사(re-radiation)를 수용할 수 없고, 상기 시간(# of clock cycle)을 늘려 잡으면 검출 및 코릴레이션(detection & correction)의 리얼타임(real time)의 특징을 잃어버릴 수 있는 단점이 있다. 또한, 종래의 경우 통신 표준 자체가 이러한 하드웨어의 구현을 염두에 두지 않았다. 덧붙여서 FDD 시스템의 경우, 자동이득제어 파라미터(AGC gain parameter)의 아날로그/디지털 도메인(analog/digital domain)의 분산으로 인하여 AGC value의 획득에 부가적인 연산이 필요하고, 이득 제어 과정에서 중앙처리장치(CPU: Center Process Unit)와의 복잡한 인터페이스(interface)를 가지는 특성이 있다.

한편, 종래의 TDD 모드에서 사용하는 옵셋 제거기는 프리엠블 데이터(preamble data)의 검출을 필요로 하여, 분산 AGC의 파라미터(parameter) 추출에 연산을 필요로 하지는 않지만, 시간 지연이 발생하여 실시간의 특징을 잃어버리는 단점이 있다.

본 발명은 상기 단점들을 보완하기 위해 안출된 것으로서, 본 발명의 제1 목적은 액티브-모드(active-mode)에서 실시간(real time)으로 DC 옵셋(offset)을 제거하는 DC 옵셋 제거장치를 제공함에 있다.

본 발명의 제2 목적은 시간 및 주변환경에 따라 변하는 DC 옵셋을 제거하는 DC 옵셋 제거장치를 제공함에 있다.

본 발명의 제3 목적은 최적화된 소자 구성으로 인하여 전력 소모량의 증가를 최소화하는 DC 옵셋 제거장치를 제공함에 있다.

상기 목적을 달성하기 위해 본 발명에서 제공하는 DC 옵셋 제거 장치는 이전 프레임의 DC 옵셋 정보를 이용하여 데이터 전송 프레임들의 수신시간차이(RTG) 동안 현재 프레임의 DC 옵셋을 제거하는 것을 특징으로 한다.

특히, 상기 DC 옵셋 제거 장치는 기 설정된 이상적인 DC 값을 저장하는 제1 레지스터(regb)와, 데이터 채널로부터 샘플된 DC-옵셋을 저장하는 제2 레지스터(rega)와, 상기 제2 레지스터(rega)에 저장된 DC-옵셋에서 상기 제1 레지스터(regb)에 저장된 DC값을 빼는 제1 감산기와, 다음 프레임의 데이터 채널로부터 샘플된 DC-옵셋이 상기 제2 레지스터(rega)에 로딩될 때까지 상기 제1 감산기의 결과값을 임시 저장하는 제3 레지스터(regc)와, 다음 프레임의 데이터 채널로부터 샘플된 DC-옵셋이 상기 제2 레지스터(rega)에 로딩되면 상기 제2 레지스터(rega)에 로딩된 DC-옵셋에서 상기 제3 레지스터(regc)에 임시저장된 DC-옵셋값을 빼는 제2 감산기를 포함하는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시 예들을 첨부한 도면을 참조하여 상세히 설명한다. 이 때, 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.

본 발명은 수신기의 구조를 단순화하여 다중 모드(multi-mode)가 가능하고, 부품 사용 및 전력 소모량을 최소화한 직접 변환 방식(direct-conversion)에서 수신기의 성능에 크게 영향을 미치는 DC-옵셋을 제거하기 위한 장치에 관한 것으로서, 본 발명은 TDD(time division duplexing)방식의 통신 시스템에서 업(up)/다운(down) 링크가 하나의 프레임(frame)에 구현되고, 또 up/down link의 송신이 시간 간격을 가지는 표준(IEEE802.16e-국제표준, HPi-국내표준)에 적용 될 수 있는 기술이다.

도 1은 본 발명의 일 실시 예에 따른 DC 옵셋 제거장치가 구비된 시분할 다중 통신방식 수신기에 대한 개략적인 블록도이다.

도 1을 참조하면 본 발명의 일 실시 예에 따른 DC 옵셋 제거장치가 구비된 시분할 다중 통신방식 수신기는 수신신호처리부(10)와, DC 옵셋(offset) 제거기(20)와, 클럭발생부(30)를 포함한다.

수신신호처리부(10)는 안테나를 통해 수신된 데이터를 복조하여 I&Q 데이터를 출력하는 장치로서, 내부에 LNA(12), 믹서(14), ADC(Analog Digital Converter)(16)를 포함한다. 이 때, 수신신호처리부(10)의 각 장치들은 클럭발생부(30)에서 발생된 클럭들(Rx_pwr, Rx_adc)에 의해 동작이 제어된다. 이러한 수신신호처리부(10)는 통상적인 수신기에 공통적으로 포함된다. 따라서, 수신신호처리부(10)에 대한 구체적인 설명은 생략한다.

DC 옵셋(offset) 제거기(20)는 클럭발생부(30)에서 발생된 클럭들(rega_wr, regb_wr, regc_wr, sub1, sub2)에 의거하여 수신신호처리부(10)에서 출력된 I&Q 데이터의 DC 옵셋을 제거한다. 상기 클럭들에 의한 DC 옵셋(offset) 제거기(20)의 동작을 제어하는 방법은 이후에 보다 구체적으로 설명될 것이다.

도 2는 본 발명의 일 실시 예에 따른 DC 옵셋 제거기(20)에 대한 블록도이다. 도 2를 참조하면 본 발명의 일 실시 예에 따른 DC 옵셋 제거기(20)는 3개의 레지스터 블럭들(rega(21), regb(23), regc(27))과, 2개의 감산기들(subtractor 1(25), subtractor 2(29))을 포함한다. 그리고, 이들을 제어하는데 필요한 제어신호 및 클럭(clock) 신호를 필요로 한다. 즉, 제1 레지스터(rega)(21)는 제1 레지스터 쓰기 제어신호(rega_wr)에 의해 동작이 제어되고, 제2 레지스터(regb)(23)는 제2 레지스터 쓰기 제어신호(regb_wr)에 의해 동작이 제어되고, 제3 레지스터(regc)(27)는 제3 레지스터 쓰기 제어신호(regc_wr)에 의해 동작이 제어되고, 제1 감산기(subtractor 1)(25)는 제1 감산기 동작 제어신호(sub1)에 의해 동작이 제어되고, 제2 감산기(subtractor 2)(29)는 제2 감산기 동작 제어신호(sub2)에 의해 동작이 제어된다. 이러한 DC 옵셋 제거기(20)를 직접 수신기에 적용하고자 하는 경우 상기 소자의 두배, 즉, 6개의 레지스터 블록들과, 4개의 감산기를 포함하여야 한다. 이는 직접 수신기의 경우 I/Q 수신 경로를 갖고 있기 때문이다. 그리고 그 각 소자의 비트수는 ADC(도 1의 '16')의 비트수와 같고 부호비트(sign bit)를 필요로 한다.

이러한 본 발명의 DC 옵셋 제거기(20)는 다음과 같이 동작한다.

먼저, regb(23)는 클럭(regb_wr)의 제어에 의해 이상적인 DC 값(value)(예컨대, '0' VDC)을 저장한다. 이 때, regb(23)는 'v_com_d'채널에 로드(load)된 DC 값을 읽어 와서 저장한다. 즉, regb(23)는 시험 또는 고정된 옵셋(offset)의 사용 등의 목적으로 기 설정된 DC 값을 외부 장치(예컨대, 중앙처리장치(CPU: Central Process Unit)로부터 읽어 와서 저장한다.

그리고 rega(21)는 클럭(rega_wr)에 의해 쓰기 동작이 개시되어 I-채널 또는 Q-채널로부터 샘플된 DC-옵셋을 저장한다.

한편 클럭(sub_1)이 인가되면 제1 감산기(subtractor 1)(25)는 rega(21)에 저장된 DC-옵셋에서 regb(23)에 저장된 DC값의 2진값(binary value)을 뺀다. 그리고 클럭(regc_wr)의 제어에 의해 그 결과값을 regc(27)에 저장한다. 이 때, 클럭(regc_wr)은 다음 프레임(frame)의 ADC 샘플값이 rega(21)에 로드(load)될 때까지 홀드(hold)된다. 그리고 다음 프레임(frame)의 ACD 샘플값이 rega(21)에 로드(load)되면 클럭(sub_2)에 의해 동작이 제어되는 제2 감산기(subtractor 2)(29)는 rega(21)에 저장된 ACD 샘플값에서 상기 regc(27)에 저장된 결과값을 뺀 값을 I 또는 Q 데이터로 출력한다.

이 때, 상기 레지스터들 및 감산기들을 제어하는 클럭들은 하나의 프레임에 구현된 업(up)/다운(down) 링크(link)의 수신 시간 간격(RTG: Receive Time Gap)(예컨대, 5㎲) 내에 발생되어 상기 동작을 수행하도록 제어한다. 상기 수신 시간 간격(RTG)는 업/다운 링크의 전송 지연(transmission delay)를 고려하여 하나의 프레임(frame)에서 송수신이 일어날 때 서로 교란이 일어나지 않도록 하기 위한 시간차이 이지만, 상기와 같이 DC-옵셋(offset) 제거에 충분한 시간을 제공한다.

도 3은 본 발명의 일 실시 예에 따른 클럭발생부(30)에 대한 블록도이다.

도 3을 참조하면 클럭발생부(30)는 다수의 지연기들(33, 35, 37, 39)을 포함하여 구성되며, 도 2에 예시된 바와 같은 DC 옵셋 제거기(20)의 동작을 제어하기 위해 각 클럭들을 지연기의 지연시간만큼씩 지연시켜 출력한다. 도 3의 예에서는 지연기들(33, 35, 37, 39)을 복수의 인버터를 이용하여 구현한 예를 나타내고 있다. 도 3을 참조하면 클럭발생부(30)는 먼저 Rx_pwr, Rx_adc를 출력하고, 소정 지연시간단위로 rega_wr, sub_1, regc_wr, sub_2를 순차적으로 출력한다. 도 2에 예시된 DC 옵셋 제거기(20)는 이와 같이 도 2의 DC 옵셋 제거기(20)의 동작을 제어하기 위한 각 클럭들을 소정 지연시간 단위로 지연 출력함으로써 도 2를 참조한 설명에서 설명한 바와 같은 동작이 가능한 것이다.

도 4는 통상적인 HPI 프레임 구조에 대한 예시도이다.

도 4를 참조하면 통상적인 HPI 프레임(40)은 그 크기(frame size)가 5ms이고, 그 프레임 내에 업(up)/다운(down) 링크를 모두 포함하며 업(up) 링크와 다운(down) 링크 사이에 TTG(Transmit Time Gap) 및 RTG(Receive Time Gap)을 포함한다. 도 4의 예에서는 좌측에 다운 링크를 위한 서브 프레임(DL subframe)을 포함하고 우측에 업-링크를 위한 서브프레임(UL subframe)을 포함하며, 각 프레임들은 하나씩의 프리엠블(preamble)을 포함한다.

본 발명은 이러한 프레임 구조의 특성을 이용하여 업-링크 뒤에 포함된 RTG(45) 동안 DC 옵셋을 수행하는 것이다.

도 5는 본 발명의 일 실시 예에 따른 DC 옵셋 제거장치에 입력되는 클럭신호들에 대한 타이밍도이다. 즉, 본 발명은 HPI 프레임에 포함된 RTG(5㎲)동안 DC 옵셋을 제거하고, 매 프레임 마다 제거되어야 할 DC 옵셋 값이 갱신되는 특성이 있다. 도 5를 참조하여 이를 설명하면 다음과 같다. 먼저 도 5의 (a)는 HPi 임의의 한 프레임 구조를 도시한 도면이고, 도 5의 (b)는 실선으로 표시된 rx_sw 동안 다운 링크가 수행되고, 점선으로 표시된 tx_sw 동안 업 링크가 수행되는 예를 도시한 도면이다. 이 때, 업링크와 다운 링크 사이에는 소정의 수신 시간 차(RTG)가 존재한다. 도 5의 (c) 내지 (g)는 상기 RTG를 확대하여 표현한 것으로서, 도 5의 (c) 내지 (g)는 도 5에 도시된 바와 같이 Rx_pwr, rega_wr, sub_1, regc_wr, sub_2를 각각 나타낸다.

이와 같이 각 클럭 신호들이 상기 RTG 시간 사이에 발생됨으로써 본 발명의 DC-옵셋 제거기가 동작하는 것이다.

상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시할 수 있다. 따라서 본 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위의 균등한 것에 의해 정해 져야 한다.

상술한 바와 같이 본 발명의 DC 옵셋 제거장치는 액티브-모드(active-mode)에서 실시간(real time) DC 옵셋(offset) 제거가 가능한 장점이 있다. 또한, 시간 및 주변환경에 따라 변하는 DC 옵셋 제거가 가능한 장점이 있다. 게다가 본 발명의 DC 옵셋 제거장치는 최적화된 소자 구성으로 인하여 전력 소모량의 증가를 최소화하는 장점이 있다.

도 1은 본 발명의 일 실시 예에 따른 DC 옵셋 제거장치가 구비된 시분할 다중 통신방식 수신기에 대한 개략적인 블록도,

도 2는 본 발명의 일 실시 예에 따른 DC 옵셋 제거장치에 대한 블록도,

도 3은 본 발명의 일 실시 예에 따른 클럭발생기에 대한 블록도,

도 4는 통상적인 HPI 프레임 구조에 대한 예시도,

도 5는 본 발명의 일 실시 예에 따른 DC 옵셋 제거장치에 입력되는 클럭신호들에 대한 타이밍도.

Claims

시분할 다중 통신 방식 수신기의 DC 옵셋 제거 장치에 있어서,

이전 프레임의 DC 옵셋 정보를 이용하여 데이터 전송 프레임들의 수신시간차이(RTG) 동안 현재 프레임의 DC 옵셋을 제거하는 것을 특징으로 하는 시분할 다중 통신 방식 수신기의 DC 옵셋 제거 장치.
제1항에 있어서,

기 설정된 이상적인 DC 값을 저장하는 제1 레지스터(regb)와,

데이터 채널로부터 샘플된 DC-옵셋을 저장하는 제2 레지스터(rega)와,

상기 제2 레지스터(rega)에 저장된 DC-옵셋에서 상기 제1 레지스터(regb)에 저장된 DC값을 빼는 제1 감산기와,

다음 프레임의 데이터 채널로부터 샘플된 DC-옵셋이 상기 제2 레지스터(rega)에 로딩될 때까지 상기 제1 감산기의 결과값을 임시 저장하는 제3 레지스터(regc)와,

다음 프레임의 데이터 채널로부터 샘플된 DC-옵셋이 상기 제2 레지스터(rega)에 로딩되면 상기 제2 레지스터(rega)에 로딩된 DC-옵셋에서 상기 제3 레지스터(regc)에 임시저장된 DC-옵셋값을 빼는 제2 감산기를 포함하는 시분할 다중 통신방식 수신기의 DC 옵셋 제거 장치.
제2항에 있어서, 상기 제2 레지스터, 제1 감산기, 제3 레지스터 및 제2 감산기는

데이터 전송 프레임들의 수신시간차이(RTG) 동안 소정 시간지연을 가지고 순차적으로 발생되는 클럭들에 의해 동작이 제어됨을 특징으로 하는 시분할 다중 통신방식 수신기의 DC 옵셋 제거 장치.
제2항에 있어서, 상기 제1 레지스터는

데이터 형태로 기 설정된 상기 DC 값을 외부 장치로부터 다운로드(download)받아 저장함을 특징으로 하는 시분할 다중 통신방식 수신기의 DC 옵셋 제거 장치.