KR20050029864A - 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 소오스(Source) 및 드레인(Drain) 영역을 형성한 후, 게이트 영역에만 살리사이드(Salicide) 공정을 추가로 진행하여 게이트 전체를 완전히 살리사이드화하여 게이트의 저항을 낮추는 게이트(Gate) 형성 방법에 관한 것이다.
본 발명의 게이트 형성 방법은 소정의 소자가 형성된 기판상에 금속을 증착하고 살리사이드화하여 소오스, 드레인 및 게이트 표면에 살리사이드막을 형성하는 단계; 상기 기판상에 살리사이드 보호막을 증착하는 단계; 상기 살리사이드 보호막에서 게이트 영역의 살리사이드 보호막을 식각하는 단계; 및 상기 게이트 영역에 금속을 증착하고 열처리하여 게이트 전체를 살리사이드화하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 게이트 형성 방법은 게이트의 저항을 낮추어 금속 게이트를 사용한 것과 같이 게이트 공핍(Depletion) 특성이 우수하고, 트랜지스터 포화 전류(Transister saturation current)를 향상시키는 효과가 있다.
Description
본 발명은 게이트 형성 방법에 관한 것으로, 보다 자세하게는 소오스(Source) 및 드레인(Drain) 영역을 형성한 후, 게이트 영역에만 살리사이드(Salicide) 공정을 추가로 진행하여 게이트 전체를 완전히 살리사이드화하여 게이트의 저항을 낮추는 게이트(Gate) 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화에 따라 MOS 트랜지스터의 크기가 작아지고, MOS 트랜지스터의 소오스/드레인 영역의 접합깊이도 점점 얕아지게 되었다. 이렇게 소오스/드레인 영역의 접합깊이가 점점 얕아지면, 접합의 면저항은 접합깊이에 반비례하기 때문에 면저항이 증가되므로 소자의 기생저항(parasitic resistance)이 증가하는 문제가 발생한다. 결국, 반도체 소자의 크기를 줄이기 위해서는 접합의 깊이도 얕아져야 하는 반면, 면저항도 줄여야 하므로 비저항을 줄여야 한다. 따라서, 살리사이드막을 얇은 접합의 소오스/드레인 영역에 형성함으로써 접합의 면저항을 감소시킬 수 있다.
상기와 같은 살리사이드막은 크게 고융점 금속과 폴리 실리콘과의 반응에 의해 형성되는 폴리사이드(polycide)와 고융점 금속과 실리콘과의 반응에 의해 형성되는 살리사이드(salicide)로 나뉘어지며, 이러한 살리사이드막으로는 티타늄 살리사이드막(TiSi2)이 널리 알려져 있다.
한편, 소오스/드레인 영역에 살리사이드막을 형성하게 되면 살리사이드막의 형성 두께에 대응하는 깊이만큼 실리콘으로 된 소오스/드레인 영역부분의 소모를 수반하게 된다. 그러므로 살리사이드막의 형성 두께 즉, 소오스/드레인 영역의 소모된 부분도 접합 깊이에 가산되므로 초고집적 소자를 제조하기 위해서는 두께가 얇으면서도 안정한 살리사이드막의 형성 기술이 요구된다. 또한, 전기적인 측면에서도 얇은 접합의 소오스/드레인 영역에 형성되는 살리사이드막은 살리사이드와 실리콘과의 계면이 균일해야 한다. 그리고 반도체 소자의 게이트 전극은 소자의 집적도가 증가될수록 유효 채널 길이가 감소하게 되고, 게이트 절연막의 두께 또한 감소하게 된다. 따라서, 게이트 전극 건식식각시 유효 채널 길이를 만족하기 위해 마스크와 게이트 절연막과의 고선택비가 수직한 식각 프로파일이 요구된다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 게이트 형성방법에 대하여 설명하기로 한다.
먼저, 도 1a는 기판(1)상에 소정의 영역을 식각하여 트렌치를 형성하고 절연막을 채워 넣어 STI(Shallow Trench Isolation, 이하 STI)(2)를 형성하고, 게이트 절연막(3)을 형성하고, 게이트용 실리콘을 증착하고 패턴하여 게이트(4)를 형성하는 단계이다.
다음, 도 1b는 측벽(Sidewall) 산화막(5) 및 TEOS(Tetraethyl Oethosilicate)막(6)을 증착하고, 상기 TEOS막을 식각하여 게이트 스페이서를 형성한 후, 이온 주입으로 소오스 및 드레인(7)을 형성하는 단계이다. 그 다음 측벽 산화막을 식각하여 소오스 및 드레인 영역의 표면이 노출되게 한다.
다음, 도 1c는 노출된 게이트, 소오스 및 드레인 영역의 표면에 금속(예컨대, Ti)을 증착한 후, 살리사이드화하여 게이트, 소오스 및 드레인의 상부 표면에 살리사이드(SiTi2)(8)막을 형성하는 단계이다.
그러나, 상기와 같은 종래의 방법은 자기-정렬(Self-align) 소오스 및 드레인 형성 방법이므로, 소오스 및 드레인 형성시 게이트의 폴리 실리콘도 같은 종류 및 농도의 이온 주입을 하게 된다. 따라서, 폴리 실리콘을 게이트로 사용함에 따라 높은 폴리 공핍에 희한 축적 캐패시턴스(Accumulation capacitance), 역 캐패시턴스(Inversion capacitance)의 차이로 인한 트랜지스터 포화 전류의 저하, 높은 게이트 저항, 불순물의 침투 등의 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 게이트를 완전히 살리사이드화하여 살리사이드 게이트를 형성함으로써, 게이트의 저항을 낮출 뿐만 아니라 폴리 게이트를 도핑(Doping) 시키는 과정에서 발생하는 게이트 공핍을 방지되도록 하는 기술을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 소정의 소자가 형성된 기판상에 금속을 증착하고 살리사이드화하여 소오스, 드레인 및 게이트 표면에 살리사이드막을 형성하는 단계; 상기 기판상에 살리사이드 보호막을 증착하는 단계; 상기 살리사이드 보호막에서 게이트 영역의 살리사이드 보호막을 식각하는 단계; 및 상기 게이트 영역에 금속을 증착하고 열처리하여 게이트 전체를 살리사이드화하는 단계를 포함하여 이루어진 게이트 형성 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
먼저, 도 2a는 기판상의 소정 영역에 STI를 형성하고, 상기 기판 표면상에 산화막을 증착하고 게이트를 형성하는 단계이다. 실리콘 기판(11)의 소정의 영역를 식각하여 트렌치를 형성하고, 절연막을 충진시킨 후, CMP(Chemical Mechanical Polishing, 이하 CMP)와 같은 평탄화 기술을 이용하여 STI(12)를 형성하고, STI가 형성된 기판상에 게이트 절연막용 절연막(13)을, 이 때, 게이트 하부에 존재하는 절연막은 게이트 절연막으로 사용되고, 게이트 하부 이외의 영역에 형성된 절연막은 이후 공정에서 발생할 수 있는 손상을 보호하는 역할을 한다. 형성한다. 그리고 그 상부에 실리콘을 증착한 후, 원하는 크기의 게이트를 패턴하여 식각함으로써 게이트(14)를 형성한다.
다음, 도 2b는 상기 게이트가 형성된 기판상에 측벽 산화막 및 TEOS막을 순차적으로 증착 하고, TEOS막을 식각하여 스페이서를 형성하는 단계이다. 측벽 산화막으로 사용될 산화막(15) 및 TEOS막을 증착하고 TEOS막을 식각함으로써 스페이서(16)를 형성한다.
다음, 도 2c는 이온주입으로 소오스 및 드레인을 형성하는 단계이다. 상기 형성된 게이트를 이용하여 자기-정렬로 소오스 및 드레인(17)을 형성하게 된다. 이 때 불순물은 원하는 타입의 불순물과 깊이로 이온 주입한다.
다음, 도 2d는 금속을 증착하고 살리사이드화하여 소오스, 드레인 및 게이트 표면에 살리사이드막을 형성하는 단계이다. 상기에서 형성된 절연막들, 예컨대, 측벽 산화막 형성용 산화막 및 게이트 절연막등과 불필요한 절연막을 제거하고, 금속을 증착한 후, 살리사이드화하여 소오스, 드레인 및 게이트 상부의 표면에 실리사이드막(18)을 형성한다. 이 때 상기 금속은 전이 원소인 텅스텐, 니켈, 코발트, 티타늄, 탄탈륨, 파라듐이나 이들을 포함한 화합물이다.
다음, 도 2e는 살리사이드 보호막을 증착하는 단계이다. 상기 기판상에 살리사이드 보호막(Salicide barrier layer)(19)을 형성하여 살리사이드용 금속이 다른 곳에 증착되어 살리사이드화되는 것을 막기 위해서이다. 상기 살리사이드 보호막은 실리콘 산화막 또는 실리콘 질화막을 형성한다.
다음, 도 2f는 살리사이드 보호막에서 게이트 영역의 살리사이드 보호막을 식각하는 단계이다. 게이트 전체를 살리사이드화하기 위해서 게이트 상부에 형성된 보호막(20)을 제거하고, 살리사이드용 금속을 증착한다. 이 때 상기 보호막 제거는 습식 식각 또는 건식 식각을 이용한다. 상기 금속은 전이 원소인 텅스텐, 니켈, 코발트, 티타늄, 탄탈륨, 파라듐이나 이들을 포함한 화합물이다.
다음, 도 2g는 열처리하여 게이트 전체를 살리사이드화하는 단계이다. 상기 증착된 살리사이드용 금속을 열처리하여 게이트 전체를 살리사이드 게이트(21)로 형성한다. 즉, 게이트 전체가 금속규화물로 변화한다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 게이트 형성 방법은 게이트를 완전히 살리사이드화하여 살리사이드 게이트를 형성함으로써 게이트의 저항을 낮추어 금속 게이트를 사용한 것과 같이 게이트 공핍(Depletion) 특성이 우수하고, 트랜지스터 포화 전류(Transister saturation current)를 향상시키는 효과가 있다.
도 1a 내지 도 1c는 종래기술에 의한 반도체 제조 방법의 공정 단면도.
도 2a 도 2g는 본 발명에 의한 반도체 제조 방법의 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
11 : 기판 12 : STI
14 : 게이트 16 : 게이트 스페이서
17 : 소오스 및 드레인 18 : 살리사이드막
19 : 살리사이드 보호막 21 : 살리사이드 게이트
Claims (6)
- 소정의 소자가 형성된 기판상에 금속을 증착하고 살리사이드화하여 소오스, 드레인 및 게이트 표면에 살리사이드막을 형성하는 단계;상기 기판상에 살리사이드 보호막을 증착하는 단계;상기 살리사이드 보호막에서 게이트 영역의 살리사이드 보호막을 식각하는 단계; 및상기 게이트 영역에 금속을 증착하고 열처리하여 게이트 전체를 살리사이드화하는 단계를 포함하여 이루어짐을 특징으로 하는 게이트 형성 방법.
- 제 1항의 소오스, 드레인 및 게이트 표면에 살리사이드막을 형성하는 단계 이전에 있어서,기판상의 소정 영역에 STI를 형성하는 단계;상기 기판 표면상에 산화막을 형성하는 단계;상기 산화막상의 소정의 영역에 게이트를 형성하는 단계;상기 게이트가 형성된 기판상에 측벽 산화막 및 TEOS막을 순차적으로 증착하는 단계;상기 TEOS막을 식각하여 스페이서를 형성하는 단계; 및상기 기판상에 이온주입으로 소오스 및 드레인을 형성하는 단계를 더 포함하여 이루어짐을 특징으로 하는 게이트 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 살리사이드 보호막은 실리콘 질화물 또는 실리콘 산화막임을 특징으로 하는 게이트 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 게이트 영역의 살리사이드 보호막의 식각은 습식 식각 또는 건식 식각으로 식각함을 특징으로 하는 게이트 형성 방법.
- 제 1항 또는 제 2항에 있어서,상기 금속은 전이 금속 또는 그 화합물임을 특징으로 하는 게이트 형성 방법.
- 제 5항에 있어서,상기 전이 금속은 텅스텐, 니켈, 코발트, 구리, 티타늄, 탄탈륨 또는 팔라듐임을 특징으로 하는 게이트 형성 방법.
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