KR20050028701A - 레벨 쉬프팅 회로 - Google Patents

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Abstract

본 발명은 레벨 쉬프팅 회로에 관한 것으로써, 특히, IC 디자인시 서로 다른 전원 레벨을 사용하는 코어 블럭과 I/O 블럭 간의 인터페이스를 제어하여 파워 다운 모드에서 발생할 수 있는 누설전류를 제거할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은, 정상 동작 모드시 코어 블럭의 전원 레벨을 쉬프팅하여 I/O 블럭 전원을 생성하고, 파워 다운 모드시에는 코어 블럭의 전원을 레벨 쉬프팅하여 I/O 블럭 전원을 생성하기 위한 래치 블럭의 동작을 정지시키고 래치 블럭의 출력노드에 발생하는 누설 전류를 그라운드로 접지함으로써 불필요한 전류의 누설 경로를 차단할 수 있도록 한다.

Description

레벨 쉬프팅 회로{Level shifting circuit}
본 발명은 레벨 쉬프팅 회로에 관한 것으로써, 특히, IC 디자인시 서로 다른 전원 레벨을 사용하는 코어 블럭과 I/O 블럭 간의 인터페이스를 제어하여 파워 다운 모드에서 발생할 수 있는 누설전류를 제거할 수 있도록 하는 기술이다.
일반적으로 전원의 세이빙(Saving)이 요구되는 핸드 셋(Hand set), 모바일(Mobile) 등의 어플리케이션(Application)은 코어(Core) 디자인 블럭과 I/O(Input/Output) 디자인 블럭의 파워 다운(Power down) 관계가 매우 중요하다.
여기서, I/O 블럭의 전압은 코어 블럭의 전압보다 높으며, 코어 블럭에서 출력된 신호가 I/O 블럭으로 왜곡 없이 전달되려면 코어 블럭의 전압을 레벨 쉬프팅하여 I/O 블럭으로 출력하기 위한 레벨 쉬프터가 필요하다.
도 1은 이러한 종래의 레벨 쉬프팅 회로에 관한 회로도이다.
종래의 레벨 쉬프팅 회로는 코어 블럭(1), 코어 블럭 버퍼(2), I/O 블럭 버퍼(3), 래치 블럭(4) 및 I/O 블럭(5)을 구비한다.
여기서, 코어 블럭 버퍼(2)는 인버터 IV2와 NMOS트랜지스터 N2를 구비한다. 인버터 IV2는 코어 블럭(1)으로부터 인가되는 신호를 반전시킨다. NMOS트랜지스터 N2는 노드 ND1의 전압 레벨에 따라 노드 ND2에 그라운드 전압을 인가시킨다. 그리고, I/O 블럭 버퍼(3)는 인버터 IV1와 NMOS트랜지스터 N1를 구비한다. 인버터 IV1는 파워 다운 제어신호 PDCS를 반전시킨다. NMOS트랜지스터 N1는 인버터 IV1의 출력 전압에 따라 노드 ND1와 래치 블럭(4)을 선택적으로 연결한다.
또한, 래치 블럭(4)은 포지티브 피드백 구조를 갖는 PMOS트랜지스터 P1,P2를 구비한다. 래치 블럭(4)은 정상 동작 모드시 코어 블럭(1)의 전압 레벨을 레벨 쉬프팅하여 I/O 블럭(5) 전압을 생성한다.
그런데, 이러한 종래의 레벨 쉬프팅 회로는 칩의 정상동작시에는 문제가 발생하지 않지만 전원을 절약하기 위한 파워 다운 모드시에는 여러 가지 문제점을 유발하게 된다. 예를 들어, 전원을 절약하기 위하여 코어 블럭(1)의 전원을 오프시켰다고 가정한다. 이때, I/O 블럭의 전원은 파워 세이빙 동작과 정상동작 모드 상태의 전환을 고려하여야 하기 때문에 온 상태를 유지해야 한다.
대부분의 레벨 쉬프팅 회로는 상술된 래치 블럭(4)을 이용하여 코어 블럭(1)과 I/O 블럭(5)간의 인터페이스를 수행한다. 그런데, 포지티브 피드백 래치 블럭(4)은 동작 특성상 코어 블럭(1)이 켜져 있을 경우 명확한 전류의 경로가 형성되지 않기 때문에 양산을 전제로 개발되어지는 모든 IC에 치명적인 결함을 유발할 수 있게 된다.
또한, 파워 다운 모드시에는 NMOS트랜지스터 N2가 턴온되어 노드 ND2에 그라운드 전압 GND를 출력한다. 그리고, 포지티브 피드백 래치 블럭(4)이 정상 동작을 수행한다. 이에 따라, 출력 포트인 노드 ND2의 전압이 전압 분배 법칙에 의하여 결정된다. 이러한 경우 노드 ND2의 전압에 따라 출력노드와 연결된 I/O 블럭(5)에 치명적인 오류가 발생할 수 있다.
도 2a는 도 1의 각 블럭에 관한 전압 관계를 나타낸다.
도 2a에서 노드 ND2의 출력노드에는 NOR 회로가 연결되었다고 가정한다. 파워 다운 모드시에는 I/O 블럭(5)이 일정 전압을 유지하고 코어 블럭(1)의 전압이 오프 되었을 경우 노드 ND2에 일정 전압이 흐름을 알 수 있다. 이때, 파워 다운 모드임에도 불구하고 도 2b에서와 같이 I/O 블럭(5)에서 누설 전류가 발생함을 알 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 파워 다운 모드시에 래치 블럭의 동작을 정지시키고 래치 블럭의 출력노드에 발생하는 누설 전류를 그라운드로 접지함으로써 코어 블럭과 I/O 블럭을 격리시켜 불필요한 전류의 누설 경로를 차단할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 레벨 쉬프팅 회로는, 코어 블럭으로부터 인가되는 신호를 버퍼링하는 코어 블럭 버퍼; 파워 다운 제어신호를 버퍼링하는 입/출력 블럭 버퍼; 코어 블럭 버퍼와 입/출력 블럭 버퍼의 출력 상태에 따라 코어 블럭의 전압을 레벨 쉬프팅하여 입/출력 블럭의 전압 레벨을 출력하는 래치 블럭; 및 파워 다운 제어신호의 활성화시 래치 블럭과 코어 블럭 버퍼와의 연결을 차단하여 래치 블럭을 동작을 중지시키고, 래치 블럭의 출력노드를 강제로 그라운드시키는 래치 제어수단을 구비함을 특징으로 한다.
또한, 본 발명은 코어 블럭으로부터 인가되는 신호를 버퍼링하는 코어 블럭 버퍼; 파워 다운 제어신호를 버퍼링하는 입/출력 블럭 버퍼; 코어 블럭 버퍼와 입/출력 블럭 버퍼의 출력 상태에 따라 코어 블럭의 전압을 레벨 쉬프팅하여 입/출력 블럭의 전압 레벨을 출력하는 래치 블럭; 및 래치 블럭의 출력노드와 입/출력 블럭 사이에 연결되어, 파워 다운 제어신호의 상태에 따라 래치 블럭으로부터 입/출력 블럭에 인가되는 출력신호를 선택적으로 차단하는 출력 제어수단을 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 레벨 쉬프팅 회로의 회로도이다.
본 발명은 코어 블럭(10), 코어 블럭 버퍼(11), I/O(입/출력) 블럭 버퍼(12), 래치 블럭(13), I/O 블럭(16) 및 래치 제어수단(N5,N6)을 구비한다.
여기서, 코어 블럭 버퍼(11)는 인버터 IV4와 NMOS트랜지스터 N4를 구비한다. 인버터 IV4는 코어 블럭(10)으로부터 인가되는 신호를 반전시킨다. NMOS트랜지스터 N4는 노드 ND3의 전압 레벨에 따라 노드 ND4에 그라운드 전압을 인가시킨다. 그리고, I/O 블럭 버퍼(12)는 인버터 IV3와 NMOS트랜지스터 N3를 구비한다. 인버터 IV3는 입력되는 파워 다운 제어신호 PDCS를 반전시킨다. NMOS트랜지스터 N3는 인버터 IV3의 출력 전압에 따라 노드 ND3와 래치 블럭(13)을 선택적으로 연결한다.
또한, 래치 블럭(13)은 포지티브 피드백 구조를 갖는 PMOS트랜지스터 P3,P4를 구비한다. 래치 블럭(13)은 정상 동작 모드시 코어 블럭(10)의 전압 레벨을 레벨 쉬프팅하여 I/O 블럭(16) 전압을 생성한다.
또한, 래치 제어수단은 스위칭 소자인 NMOS트랜지스터 N5,N6를 구비한다.
여기서, NMOS트랜지스터 N5는 노드 ND3와 그라운드단 사이에 연결되어 게이트 단자에 파워 다운 제어신호 PDCS가 인가된다. 그리고, NMOS트랜지스터 N6은 노드 ND4와 그라운드단 사이에 연결되어 게이트 단자에 파워 다운 제어신호 PDCS가 인가된다.
이러한 구성을 갖는 본 발명의 동작과정을 설명하면 다음과 같다.
먼저, 엑티브 하이에서 파워 다운 제어신호 PDCS가 인에이블 된다고 가정하면, 노말 동작시에는 파워 다운 제어신호 PDCS가 로우 상태를 유지하여 래치 블럭(13)은 정상적인 동작을 수행한다. 이때, 파워 다운 제어신호 PDCS가 로우 상태이기 때문에 래치 제어수단(N5,N6)은 오프 상태를 유지한다. 그리고, 코어 블럭(10)으로부터 입력되는 신호는 인버터 IV4를 통해 반전되고 NMOS트랜지스터 N4에 입력된다.
이때, 코어 블럭(10)으로부터 로우 신호가 입력된다면 NMOS트랜지스터 N4가 턴온되어 노드 ND4에 그라운드 전압이 인가된다. 이어서, 노드 ND4의 그라운드 전압에 따라 포지티브 피드백 래치 블럭(13)의 PMOS트랜지스터 P3가 턴온되어 출력노드인 노드 ND4가 그라운드 전압 레벨을 유지할 수 있도록 한다.
여기서, 코어 블럭(10)의 하이 레벨 전압과 I/O 블럭(16)의 하이 레벨 전압은 서로 다르며, I/O 블럭(16)의 전원전압이 코어 블럭(10)의 전원전압보다 더 높다고 가정한다.
반면에, 코어 블럭(10)으로부터 하이 신호가 입력된다면 NMOS트랜지스터 N4가 턴오프된다. 그리고, 파워 다운 제어신호 PDCS가 로우일 경우 NMOS트랜지스터 N3이 턴온된다. 따라서, 노드 ND3, ND5가 모두 로우 레벨이 된다. 이어서, 노드 ND5의 로우 레벨에 따라 포지티브 피드백 래치 블럭(13)의 PMOS트랜지스터 P4가 턴온되어 출력노드인 노드 ND4가 I/O 블럭(16)의 전압만큼 상승된다.
이에 따라, 그라운드 전압(GND) 레벨에서 코어 전원전압(VDD) 레벨로 스윙하던 신호는 레벨 쉬프트 래치 블럭(13)을 통과하여 그라운드 전압(GND) 레벨에서 I/O 블럭 전원전압(VDD) 레벨로 레벨 쉬프팅된다.
한편, 엑티브 하이에서 파워 다운 제어신호 PDCS가 인에이블 되면, 코어 블럭(10)의 전원전압은 그라운드 전압 레벨이 된다. 이에 따라, NMOS트랜지스터 N5,N6이 턴온되어 노드 ND3,ND4가 모두 그라운드 전압 레벨이 된다. 따라서, 파워 다운 모드에서 NMOS트랜지스터 N5,N6을 턴온시켜 노드 ND3,ND4를 강제로 그라운드 시킴으로써 래치 블럭(13)의 레벨 쉬프팅 동작이 중지된다.
이상에서와 같이 본 발명은 파워 다운 모드시 래치 블럭(13)의 동작을 정지시키고 I/O 블럭(16)과 연결된 출력노드인 노드 ND4를 그라운드 레벨로 접지시킴으로써 파워 다운 모드시 I/O 블럭(5)에 발생할 수 있는 불필요한 누설 전류를 확실하게 제거할 수 있도록 한다.
도 4a 및 도 4b는 도 3의 각 블럭에 관한 전압 및 소모 전류를 설명하기 위한 도면이다. 도 3의 각 블럭 전압이 도 4a와 같을 경우 불필요한 누설 전류를 제거함으로써 I/O 블럭(16)과 코어 블럭(10)의 소모 전류를 줄일 수 있게 된다.
한편, 도 5는 본 발명에 따른 레벨 쉬프팅 회로의 다른 실시예이다.
도 5의 실시예는 코어 블럭(20), 코어 블럭 버퍼(21), I/O 블럭 버퍼(22), 래치 블럭(23), 출력 제어수단(24) 및 I/O 블럭(25)을 구비한다.
여기서, 코어 블럭 버퍼(21)는 인버터 IV6와 NMOS트랜지스터 N8를 구비한다. 인버터 IV6는 코어 블럭(20)으로부터 인가되는 신호를 반전시킨다. NMOS트랜지스터 N8는 노드 ND6의 전압 레벨에 따라 노드 ND7에 그라운드 전압을 인가한다. 그리고, I/O 블럭 버퍼(22)는 인버터 IV5와 NMOS트랜지스터 N7를 구비한다. 인버터 IV5는 입력되는 파워 다운 제어신호 PDCS를 반전시킨다. NMOS트랜지스터 N7는 인버터 IV5의 출력 전압에 따라 노드 ND6와 래치 블럭(23)을 선택적으로 연결한다.
또한, 래치 블럭(23)은 포지티브 피드백 구조를 갖는 PMOS트랜지스터 P5,P6를 구비한다. 래치 블럭(23)은 정상 동작 모드시 코어 블럭(20)의 전압 레벨을 레벨 쉬프팅하여 I/O 블럭(25) 전압을 생성한다.
또한, 출력 제어수단(24)은 낸드게이트 NAND1와 인버터 IV7를 구비한다. 여기서, 낸드게이트 NAND1는 노드 ND7의 출력과 인버터 IV5에 의해 반전된 파워 다운 제어신호 PDCS를 낸드연산한다. 그리고, 인버터 IV7는 낸드게이트 NAND1의 출력을 반전하여 I/O 블럭(25)에 출력한다.
이러한 구성을 갖는 본 발명은 출력 제어수단(24)에 의해 코어 블럭(20)과 I/O 블럭(25)이 로지컬(Logical)하게 분리된다. 이에 따라, 출력 제어수단(24)은 노말 동작 모드시 낸드게이트 NAND1와 인버터 IV7에 의해 버퍼로 사용되고, 파워 다운 모드시에는 코어 블럭(20)과 I/O 블럭(25)을 격리시키게 된다.
본 발명은 파워 다운 모드시 래치 블럭(13)을 통해 I/O 블럭(16)으로 공급되는 신호를 차단함으로써 다운 모드시 I/O 블럭(25)에 발생할 수 있는 불필요한 누설 전류를 확실하게 제거할 수 있도록 한다.
도 6a 및 도 6b는 도 5의 각 블럭에 관한 전압 및 소모 전류를 설명하기 위한 도면이다. 도 5의 각 블럭 전압이 도 6a와 같을 경우 불필요한 누설 전류를 제거함으로써 I/O 블럭(25)과 코어 블럭(20)의 소모 전류를 줄일 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명은 파워 다운 모드시에 래치 블럭의 동작을 정지시키고 래치 블럭의 출력노드에 발생하는 누설 전류를 그라운드로 접지함으로써 불필요한 전류의 누설 경로를 차단할 수 있도록 한다. 이에 따라, IC 디자인시 각 블럭에 발생하는 소모 전류를 줄일 수 있게 된다.
도 1은 종래의 레벨 쉬프팅 회로의 회로도.
도 2a 및 도 2b는 도 1의 각 블럭에 관한 전압 및 전류를 설명하기 위한 도면.
도 3은 본 발명에 따른 레벨 쉬프팅 회로의 회로도.
도 4a 및 도 4b는 도 3의 각 블럭에 관한 전압 및 소모 전류를 설명하기 위한 도면.
도 5는 본 발명에 따른 레벨 쉬프팅 회로의 다른 실시예.
도 6a 및 도 6b는 도 5의 각 블럭에 관한 전압 및 소모 전류를 설명하기 위한 도면.

Claims (8)

  1. 코어 블럭으로부터 인가되는 신호를 버퍼링하는 코어 블럭 버퍼;
    파워 다운 제어신호를 버퍼링하는 입/출력 블럭 버퍼;
    상기 코어 블럭 버퍼와 상기 입/출력 블럭 버퍼의 출력 상태에 따라 상기 코어 블럭의 전압을 레벨 쉬프팅하여 입/출력 블럭의 전압 레벨을 출력하는 래치 블럭; 및
    상기 파워 다운 제어신호의 활성화시 상기 래치 블럭과 상기 코어 블럭 버퍼와의 연결을 차단하여 상기 래치 블럭을 동작을 중지시키고, 상기 래치 블럭의 출력노드를 강제로 그라운드시키는 래치 제어수단을 구비함을 특징으로 하는 레벨 쉬프팅 회로.
  2. 제 1항에 있어서, 상기 래치 제어수단은
    상기 파워 다운 제어신호의 활성화시 상기 출력노드와 그라운드단 사이에 연결된 출력 스위칭 소자를 턴오프시킴으로써 상기 래치 블럭에 인가되는 그라운드 전압을 차단하는 제 1스위칭 소자; 및
    상기 파워 다운 제어신호의 활성화시 상기 래치 블럭의 출력 노드에 그라운드 전압을 인가시키는 제 2스위칭 소자를 구비함을 특징으로 하는 레벨 쉬프팅 회로.
  3. 제 2항에 있어서, 상기 제 1스위칭 소자는
    상기 출력 스위칭 소자의 게이트 단자와 그라운드단 사이에 연결되어 게이트 단자를 통해 상기 파워 다운 제어신호가 인가되는 제 1NMOS트랜지스터를 구비함을 특징으로 하는 레벨 쉬프팅 회로.
  4. 제 2항에 있어서, 상기 제 2스위칭 소자는
    상기 래치 블럭의 출력노드와 그라운드단 사이에 연결되어 게이트 단자를 통해 상기 파워 다운 제어신호가 인가되는 제 2NMOS트랜지스터를 구비함을 특징으로 하는 레벨 쉬프팅 회로.
  5. 코어 블럭으로부터 인가되는 신호를 버퍼링하는 코어 블럭 버퍼;
    파워 다운 제어신호를 버퍼링하는 입/출력 블럭 버퍼;
    상기 코어 블럭 버퍼와 상기 입/출력 블럭 버퍼의 출력 상태에 따라 상기 코어 블럭의 전압을 레벨 쉬프팅하여 입/출력 블럭의 전압 레벨을 출력하는 래치 블럭; 및
    상기 래치 블럭의 출력노드와 상기 입/출력 블럭 사이에 연결되어, 상기 파워 다운 제어신호의 상태에 따라 상기 래치 블럭으로부터 상기 입/출력 블럭에 인가되는 출력신호를 선택적으로 차단하는 출력 제어수단을 구비함을 특징으로 하는 레벨 쉬프팅 회로.
  6. 제 5항에 있어서, 상기 출력 제어수단은
    상기 파워 다운 제어신호의 비활성화시 상기 래치 블럭의 출력을 버퍼링하여 출력하고, 상기 파워 다운 제어신호의 활성화시 상기 코어 블럭과 상기 입/출력 블럭을 분리시키는 논리소자를 구비함을 특징으로 하는 레벨 쉬프팅 회로.
  7. 제 6항에 있어서, 상기 논리소자는
    상기 래치 블럭의 출력노드로부터 인가되는 출력과 반전된 상기 파워 다운 제어신호를 앤드연산하는 앤드게이트를 구비함을 특징으로 하는 레벨 쉬프팅 회로.
  8. 제 6항에 있어서, 상기 논리소자는
    상기 래치 블럭의 출력노드로부터 인가되는 출력과 반전된 상기 파워 다운 제어신호를 낸드연산하는 낸드게이트; 및
    상기 낸드게이트의 출력을 반전하는 인버터를 구비함을 특징으로 하는 레벨 쉬프팅 회로.
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