KR20050026197A - 비동기 광대역 코드분할 다중접속 통신 시스템에서 프레임기준신호의 위상 회전에 따른 왜곡 보상 장치 및 방법 - Google Patents

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Abstract

본 발명은 비동기 방식의 광대역 코드분할 다중접속 통신 시스템의 이동국에서, 프레임 기준신호의 위상 회전에 의하여 왜곡된 유한임펄스응답(FIR) 필터의 출력을 조정하기 위한 보상 장치 및 방법에 관한 것이다. 위상 보정 장치는, 프레임 기준신호에 동기하여, 복수의 데이터 칩들로 구성되는 동위상(I) 채널과 직교위상(Q) 채널의 데이터를 입력으로 하고, 상기 I/Q 채널의 데이터에 소정 필터링 계수를 곱하여 출력하는 유한임펄스응답(FIR) 필터와, 상기 프레임 기준신호의 위상전진 또는 위상후퇴시에 상기 FIR 필터의 출력단에서 발생하는 I/Q 채널의 교환을 보정하는 위상 보정부를 포함하여 구성되는 것을 특징으로 한다. 위상 보정부는 상기 FIR 필터의 출력을 소정 칩 구간 만큼 지연시켜 상기 프레임 기준신호의 위상전진 또는 위상후퇴시에 최종 Q 채널 출력값으로서 출력한다. 이러한 본 발명은 프레임 기준신호의 위상 회전시 FIR 필터의 최종 출력단에서 1 칩구간 동안의 샘플 왜곡을 최소화한다.

Description

비동기 광대역 코드분할 다중접속 통신 시스템에서 프레임 기준신호의 위상 회전에 따른 왜곡 보상 장치 및 방법{DISTORTION COMPENSATION APPARATUS FOR ASYNCHRONOUS WCDMA COMMUNICATION SYSTEM WHEN A FRAME REFERENCE SIGNAL IS PHASE-SLEWED AND METHOD THEREFOR}
본 발명은 비동기 방식의 광대역 코드분할 다중접속 통신 시스템의 이동국에 대한 것으로서, 특히 프레임 기준신호의 위상 회전(Slew)에 의하여 왜곡된 유한임펄스응답(FIR) 필터의 출력을 조정하기 위한 보상 장치 및 방법에 관한 것이다.
비동기 방식의 유럽형 이동통신 시스템인 GSM(Global System for Mobile Communications)과 GPRS(General Packet Radio Services)를 기반으로 하고 광대역(Wideband) 부호분할 다중접속(Code Division Multiple Access: 이하 WCDMA라 칭함) 기술을 사용하는 제3 세대 이동통신 시스템인 UMTS(Universal Mobile Telecommunication Service) 시스템은, 이동 전화나 컴퓨터 사용자들이 전 세계 어디에 있든지 간에 패킷 기반의 텍스트, 디지털화된 음성이나 비디오 및 멀티미디어 데이터를 2 Mbps 이상의 고속으로 전송할 수 있는 일관된 서비스를 제공한다. UMTS는 인터넷 프로토콜(Internet Protocol: IP)과 같은 패킷 프로토콜을 사용하는 패킷교환 방식의 접속이란 가상접속이라는 개념을 사용하며, 네트워크 내의 다른 어떠한 종단에라도 항상 접속이 가능하다.
CDMA 기술은 사용자의 구분 및 부호/복호(Coding/Decoding) 등의 디지털 처리가 칩(Chip)이라는 매우 적은 크기의 데이터를 기반으로 이루어지므로,(예를 들어 1.2288Mcps의 칩속도 사용시 1칩은 813.8ns) 기지국과 이동국 사이의 동기를 일치시키는 것은 매우 중요하다. GPS 수신기를 이용하여 모든 기지국들의 동기를 일치시키는 동기 이동통신 시스템과는 달리, UMTS와 같은 비동기 이동통신 시스템은 모든 기지국들의 동기가 독립적이며 각 기지국은 해당 셀 내의 이동국들과 동일한 타이밍 정보를 사용한다. WCDMA 방식의 시스템을 액세스하는 이동국은 해당하는 기지국의 수신 및 송신 프레임 기준신호에 맞추어 데이터를 전송하거나 수신한다.
도 1은 전형적인 비동기 코드분할 다중접속 통신 시스템을 액세스하는 이동국의 송수신 타이밍도를 나타낸 것이다.
상기 도 1을 참조하면, 수신 및 송신 프레임 기준신호(102, 104)는 10ms 길이의 매 라디오 프레임마다 발생된다. 이동국은 셀간 이동시 정확한 신호 검출을 위해 수신 프레임 기준신호(102)를 소정 기준 칩 단위(보통 1/8 칩)로 전진(advance)시키거나(106) 후퇴(retard)시켜(110) 수신율이 가장 좋은 타이밍을 유지하게 된다. 이러한 경우, 송신 프레임 기준신호(104)도 함께 전진(108)하거나 후퇴(112)하게 되는데 이는 송신 프레임 기준신호(104)가 수신 프레임 기준신호(102)와 1024칩의 간격을 유지하도록 규정되어 있기 때문이다. 따라서 이동국의 수신단은 수신 프레임 기준신호(102)를 기준 칩 단위로 전진시키거나 후퇴시키는 시점을 송신단의 변조부에 알려 전송시 송신 프레임 기준신호(104)를 기준 칩 단위로 보정하도록 한다.
도 2는 전형적인 비동기 코드분할 다중접속 통신 시스템을 액세스하는 이동국의 디지털 변조부 구성을 나타낸 것이다.
상기 도 2를 참조하면, 디지털 변조부(200)는, DPDCH(Dedicated Physical Data Channel)의 트래픽 데이터(202)와 DPCCH(Dedicated Physical Control Channel)의 제어 데이터(204)에 소정 확산 코드를 곱하는 채널 코드 확산부(Channalize code spreader)(206)와, 상기 확산된 데이터에 소정 이득 값 G를 곱하는 이득 조정부(gain controller)(208)와, 상기 이득 조정된 데이터에 소정 스크램블 코드를 곱하여 스크램블하는 스크램블 코드 확산부(Scramble code spreader)(210)와, 상기 스크램블된 신호의 대역폭을 제한하고 인접 주파수 채널들과의 간섭을 제한하여 I/Q 채널의 송수신 데이터(tx_data_i, tx_data_q)를 출력하는 SRRC(Square Root Raised Cosine) 필터(212)로 나뉘어져 있다.
채널 코드 확산부(204)로부터 스크램블 코드 확산부(210)까지는 매 칩 단위 샘플로 데이터 처리를 수행하지만, SRRC 필터부(212)는 1/4칩 단위 샘플로 데이터 처리를 수행한다. 즉, SRRC 필터부(212)는 1 칩당 4개의 오버-샘플 값을 출력하기 때문에, 송신 프레임 기준신호의 위상 회전에 영향을 받게 된다. 따라서 SRRC 필터부(212)에서는 송신 프레임 기준신호의 위상 회전에 따른 타이밍 보정을 수행할 필요가 있다.
상향링크(Uplink)에서 이동국으로부터 전송되어지는 DPCCH와 모든 DPDCH들의 데이터는 동일한 프레임 타이밍을 사용한다. DPCCH/DPDCH 프레임 전송은 대응되는 하향링크 DPCCH/DPDCH의 첫 번째 검출 경로(Detected Path)에서 신호를 검출한지 1024 칩 후에 발생되며, 그 기준 타이밍이 변할 경우, 이동국은 매 140ms 마다 1/8 칩의 해상도(Resolution)를 가지고 송신 프레임 기준신호를 전진 또는 후퇴시킴으로써 서서히 타이밍 보정을 진행한다. 여기서 1/8 칩은 프레임 기준신호의 위상 회전이 이루어지는 기준 칩 단위이다.
SRRC 필터(212)는 PSK(Phase Shift Keying)나 QAM(Quadrature Amplitude Modulation)과 같은 디지털 변조방식을 사용하는 통신 장치에서 주로 사용되는 FIR(Finite Impulse Response) 필터이다. SRRC 필터(212)의 최종 출력은 디지털/아날로그 변환기를 거쳐 아날로그 단으로 송신되기 때문에 SRRC 필터(300)에서의 실시간 처리는 매우 중요하다. 이러한 SRRC 필터(212)를 비동기 CDMA 통신 시스템에 적용하기 위해서는 1/8 칩 단위의 타이밍 보정이 반드시 필요하다.
전형적인 비동기 WCDMA 통신 시스템에서 사용되는 48-탭(tap)의 SRRC 필터(212)는 48개의 지연소자와 48의 곱셈기 그리고 48의 곱셈기에서 출력된 데이터를 모두 더하는 합산기로 구성되어 있다. 그러나, 이 모든 소자들을 구현하여 이동국에 적용하기에는 너무 큰 하드웨어 면적이 필요하므로 보통 이동국 설계자는 연산기들의 공유 및 시간 공유를 통해 필터링 탭 수를 줄이게 된다.
도 3은 종래 기술에 따른 SRRC 필터의 구조를 나타낸 것이다.
상기 도 3을 참조하면, SRRC 필터(300)는 동위상(In phase: I) 채널 데이터(I_CH_data)를 1칩씩 지연시키는 직렬-연결된 지연소자들(302 내지 310)과, 직교위상(Quadrature: Q) 채널 데이터(Q_CH_data)를 1칩씩 지연시키는 직렬-연결된 지연소자들(312 내지 320)과, 1/8칩 단위로 I 또는 Q 채널 데이터를 선택하는 다중화기(Multiplier: MUX)(322 내지 324), 상기 선택된 I/Q 채널 데이터를 위한 필터링 계수들(coefficients)을 1/4 칩 단위로 선택하는 다중화기(342), 상기 선택된 I/Q 채널 데이터에 상기 선택된 계수들을 각각 곱하는 4-파이프라인 곱셈기들(332 내지 340)과, 상기 곱셈기들(332 내지 340)의 출력을 합산하는 3단 파이프라인 합산기(3-pipeline summer)(344)와, 상기 합산기(344)의 출력에 대해 최종 I/Q 채널 출력값들을 1/8칩 단위로 번갈아가며 선택하는 선택기(346)와, 상기 최종 I/Q 채널의 출력값들(filter_output_i, filter_output_q)이 동일한 시간에 출력되도록 상기 선택기(346)로부터의 I 채널 출력값을 1/8칩만큼 지연시키는 지연소자(348)로 구성되어 있다.
WCDMA 방식의 시스템에서 신호의 최소단위 처리 시간은 도 1에 나타낸 바와 같이 10ms이기 때문에 10ms 라디오 프레임의 경계를 찾는 것은 매우 중요하다. 상기와 같이 구성되는 SRRC 필터(300)를 제어하기 위해서는 프레임 기준신호에 동기하는 1/8 칩 단위의 카운트 신호들이 필요하다. 따라서 SRRC 필터(300)는 필터 출력을 실시간으로 처리하기 위해 1/8 칩(chip×8) 카운터(350)를 이용하여 1/8 칩 카운트 값(chipx8_count)을 생성한다. 상기 1/8 칩 카운트 값은 0 ~ 307199의 카운트 범위를 가지며 10ms 프레임의 경계를 맞추기 위해 사용된다.
상기 1/8 칩 카운터(350)의 출력인 1/8 칩 카운트 값(chipx8_count)을 이용하면, SRRC 필터(300)를 위한 카운트 신호들 chipx8_count[0],[1],[2]를 생성할 수 있다. 즉, 1/8 칩 카운트 값의 하위 3비트는 1칩 단위 카운트 값으로 활용될 수 있기 때문에, 다중화기들(322 내지 330)은 1/8칩 카운트 값의 최하위 비트(Least Significant Bit: LSB)인 chipx8_count[0]을 선택신호로 사용하며 다중화기(342)는 1/8 칩 카운트 값의 하위 2번째 비트와 3번째 비트인 chipx8_count[1],[2]를 선택신호로 사용한다.
그러나, 앞서 언급한 바와 같이 DPDCH와 DPCCH의 하향링크를 위한 수신 프레임 기준신호와 상향링크를 위한 송신 프레임 기준신호는 1024칩 차이를 가지고 있고, 수신 프레임 기준신호가 시간축으로 전진 또는 후퇴하면(즉 위상-회전하면) 송신 프레임 기준신호 또한 1024칩 차이를 유지하기 위해 같은 정도로 움직여야 한다.
1/8 칩 카운트 값은 매 1/8칩 마다 1씩 증가하지만, 위상 전진 발생시에는 2만큼 증가하고 위상 후퇴 발생시에는 증가하지 않는다. 이러한 경우 다중화기(322 내지 330)에서 I/Q 채널 데이터를 선택시 I 채널과 Q 채널 정보 입력의 순서가 바뀔 수 있다(예: I,Q,I,Q,Q,I,Q,I,...). 또한 SRRC 필터링을 위한 모든 곱셈 및 덧셈을 1/8칩 동안에 처리할 수는 없기 때문에, 총 1 칩 길이를 갖는 파이프라인 구성을 사용할 수밖에 없게 되어, 선택기(346)에서도 이전 입력에 대응하는 I/Q 채널이 바뀌어 출력된다. 상기한 두 가지 현상은 1칩 동안 왜곡된 I/Q 출력이 나타나게 하는 원인이 된다.
도 4는 종래 기술에 따른 SRRC 필터 구조에서 위상 전진시의 출력 왜곡을 나타낸 것이다. 구체적으로 상기 도 4는 1/8 칩 위상 전진이 발생했을 때 1 칩 동안 I/Q 출력이 바뀌어 나오는 현상을 로직별 타이밍도로 나타낸 것이다. 여기에서는 도시를 간단히 하기 위하여 1/8 칩 카운트 값의 하위 3비트 타이밍과, I/Q 채널 데이터(I_CH_data, Q_CH_data)의 입력 타이밍과, I/Q 채널 지연소자들(302, 312)의 지연 타이밍과, 채널 다중화기(322)의 출력 타이밍과, 계수 다중화기(342)의 출력 타이밍과, 4단 파이프라인 곱셈기(332)의 단계별 연산 타이밍, 3단 파이프라인 합산기(344)의 단계별 합산 타이밍, 선택기(346)를 거친 지연소자(348)의 출력 타이밍을 1/8칩 만큼의 사이클별로 나타내었다.
상기 도 4를 참조하면, 위상 전진의 발생시 chipx8_count[2:0]은 0에서 2로 점프하게 되고, 다중화기(322)에서 바뀐 입력 정보(Q_1, I_2, I_2, I_2, Q_2, I_2, Q_2 ...)가 곱셈기(332)와 합산기(344)의 파이프라인을 거쳐 1 칩 후에 출력되면서, 선택기(346)에서 다시 I/Q 출력이 바뀌게 되어 1 칩 구간동안 출력 왜곡이 일어나고 있다. 결과적으로 음영으로 표시한 바와 같이, 1 칩 구간 동안 I/Q 출력(filter_output_i, filter_output_q)의 교환이 나타나고 있다.
도 5는 종래 기술에 따른 SRRC 필터 구조에서 위상 후퇴시의 출력 왜곡을 나타낸 것이다. 구체적으로 상기 도 5는 1/8 칩 위상 후퇴가 발생했을 때 1 칩 동안 I/Q 출력이 바뀌어 나오는 현상을 로직별 타이밍도로 나타내었다. 상기 도 5를 참조하면, 위상 후퇴의 발생시 chipx8_count[2:0]은 0을 2개의 1/8칩 구간 동안 유지하게 되고, 다중화기(322에서 바뀐 입력 정보(I_0, Q_0, I_1, I_1, Q_1, I_1 ...)에 의해, 마찬가지로 음영으로 표시한 바와 같이 SRRC 필터(300)의 I/Q 출력(filter_output_i, filter_output_q)이 1 칩 구간 동안 바뀌어 나타나고 있다.
따라서 상기한 바와 같이 동작되는 종래 기술의 문제점을 해결하기 위하여 창안된 본 발명은, 프레임 기준신호를 위상 전진 또는 후퇴시켜 사용하는 이동국에서 프레임 기준신호의 위상 회전으로 인한 유한임펄스응답(FIR) 필터의 출력 왜곡을 방지하는 장치 및 방법을 제공한다.
본 발명은, 프레임 기준신호의 위상 회전으로 인한 1칩 동안의 전송오류를 최소화하는 장치 및 방법을 제공한다.
상기한 바와 같은 목적을 달성하기 위하여 창안된 본 발명의 실시예는, 비동기 광대역 부호분할다중접속 통신 시스템을 액세스하는 이동국에서 프레임 기준신호의 위상 회전에 따른 데이터 왜곡을 보정하는 장치에 있어서,
프레임 기준신호에 동기하여, 복수의 데이터 칩들로 구성되는 동위상(I) 채널과 직교위상(Q) 채널의 데이터를 입력으로 하고, 상기 I/Q 채널의 데이터에 소정 필터링 계수를 곱하여 출력하는 유한임펄스응답(FIR) 필터와,
상기 프레임 기준신호의 위상전진 또는 위상후퇴시에 상기 FIR 필터의 출력단에서 발생하는 I/Q 채널의 교환을 보정하는 위상 보정부를 포함하여 구성되는 것을 특징으로 한다.
본 발명의 다른 실시예는, 비동기 광대역 부호분할다중접속 통신 시스템을 액세스하는 이동국에서 프레임 기준신호의 위상 회전에 따른 데이터 왜곡을 보정하는 방법에 있어서,
프레임 기준신호에 동기하여, 복수의 데이터 칩들로 구성되는 동위상(I) 채널과 직교위상(Q) 채널의 데이터를 입력으로 하고, 상기 I/Q 채널의 데이터에 소정 필터링 계수를 곱하여 필터링하는 과정과,
상기 프레임 기준신호의 위상전진 또는 위상후퇴시에 상기 FIR 필터의 출력단에서 발생하는 I/Q 채널의 교환을 보정하는 과정을 포함하여 구성되는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대한 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
후술되는 본 발명은 유한임펄스응답(FIR) 필터를 사용하는 비동기 광대역 코드분할 다중접속 통신 시스템에서 프레임 기준신호의 위상 회전으로 인한 데이터 왜곡을 방지하는 것이다. 특히 본 발명은 이동국 송신단의 디지털 변조부에서 사용되는 SRRC 필터의 출력단에 위상 회전을 보상하기 위한 위상 보정부를 부가한다.
도 6은 본 발명의 일 실시예에 따른 심볼 보정 장치의 구성도를 나타낸 것으로서 도시한 바와 같이, 이동국 송신단의 디지털 변조부에 포함되는 심볼 보정 장치(400)는 SRRC 필터(450)와 위상 보정부(460)로 이루어진다.
상기 SRRC 필터(450)는 동위상(In phase: I) 채널 데이터(I_CH_data)를 1칩씩 지연시키는 직렬-연결된 지연소자들(402 내지 410)과, 직교위상(Quadrature: Q) 채널 데이터(Q_CH_data)를 1칩씩 지연시키는 직렬-연결된 지연소자들(412 내지 420)과, 1/8칩 단위로 I 또는 Q 채널 데이터를 선택하는 채널 다중화기들(Multiplier: MUX)(422 내지 424), 상기 선택된 I/Q 채널 데이터를 위한 필터링 계수들(coefficients)을 1/4 칩 단위로 선택하는 계수 다중화기(442), 상기 선택된 I/Q 채널 데이터에 상기 선택된 계수들을 각각 곱하는 4-파이프라인 곱셈기들(432 내지 440)과, 상기 곱셈기들(332 내지 340)의 출력을 합산하는 3단 파이프라인 합산기(3-pipeline summer)(444)와, 상기 합산기(344)의 출력에 대해 최종 I/Q 채널 출력값들을 1/8칩 단위로 번갈아가며 선택하는 선택기(446)와, 상기 채널 및 계수 다중화기들(422 내지 430, 442)로 제공되는 카운트 신호들 chipx8_count[0],[1],[2]를 생성하는 1/8 칩(chip×8) 카운터(448)로 구성된다. 여기서 chipx8_count[0]은 1/8칩 클럭(chipx8 clock)이 된다.
상기 위상 보정부(460)의 상세한 구성은 도 7과 도 8에 도시하였다. 도 7은 SRRC 필터(450)의 출력을 지연시키거나 위상 회전시 I/Q 채널의 정보를 맞바꾸는 역할을 수행하는 위상 보정부(460)의 상세 구성도이고 도 8은 상기 위상 보정부(460)를 제어하기 위한 선택신호들을 생성하는 선택신호 생성기(478)의 상세 구성도이다.
상기 도 7에서 선택신호 생성기(478)를 제외한 나머지 구성요소들을 통칭하여 I/Q 채널 변환기(480)라 칭한다. 여기서 상기 I/Q 채널 변환기(480)는 선택기(446)를 포함하는 것으로 한다. 즉 본 명세서에서 상기 선택기(446)는 I/Q 채널 변환기(480)에 포함되는 것으로 설명할 것이다.
먼저 상기 도 7을 참조하면, SRRC 필터(450)의 합산기(444)로부터의 합산된 데이터(filter_sum out)는 선택기(446)로 제공되는 동시에 제1 지연소자(462)에 의해 1/4칩 동안 저장된다. 이는 1/8 칩의 위상 전진 또는 후퇴가 발생할 때 1/4칩 이전의 합산 데이터를 Q 채널 출력으로 사용하기 위함이다. 선택기(446)는 1/8 칩 카운트 값의 LSB인 chipx8_count[0]에 응답하여, 상기 합산 데이터(filter_sum out)를 제1 출력(Q 채널 출력) 및 제2 출력(I 채널 출력)으로 번갈아 가며 연결한다.
다중화기들(466, 472, 468, 474)은 위상 회전의 발생시 I/Q 채널 데이터의 흐름을 바꿔주는 역할을 한다. 상기 다중화기들(466, 472, 468, 474)은 선택신호 생성기(478)로부터 제공되는 제1 선택신호(select1) 및 제2 선택신호(select2)에 의해 제어된다. 상기 제1 선택신호는 1/8칩 후퇴가 발생했을 때만 1칩 동안 '1'로 설정되고, 상기 제2 선택신호는 후퇴와 전진이 발생할 때 모두 1/8칩 동안 '1'로 설정된다. 상세한 동작은 하기와 같다.
제1 다중화기(466)는 상기 선택기(446)의 제1 출력(Q 채널)과 연결된 제1 입력과 최종 출력단의 Q 출력(filter_output_q)을 피드백 받는 제2 입력을 가지며, 제1 선택신호(select1)에 의해 제어된다. 제3 다중화기(472)는 chipx8_count[0]의 클럭을 사용하는 제2 지연소자(464)를 통해 상기 선택기(446)의 제2 출력(I 채널)과 연결된 제1 입력과 최종 출력단의 I 출력(filter_output_i)을 피드백 받는 제2 입력을 가지며, 마찬가지로 제1 선택신호(select1)에 의해 제어된다.
제2 다중화기(468)는 상기 제1 다중화기(466)의 출력과 연결된 제1 입력과 제1 지연소자(462)에 의해 지연된 1/4 칩 이전의 합산 데이터와 연결된 제2 입력을 가지며, 제2 선택신호(select2)에 의해 제어된다. 제4 다중화기(474)는 상기 제3 다중화기(472)의 출력과 연결된 제1 입력과 상기 제1 다중화기(466)의 출력에 연결된 제2 입력을 가지며, 마찬가지로 제2 선택신호(select2)에 의해 제어된다.
제1 및 제2 레지스터들(470, 476)은 상기 제2 및 제4 다중화기들(468, 474)로부터의 데이터를 각각 누적하여 저장하고, 누적된 데이터를 반전된 chipx8_count[0]에 응답하여 I 채널과 Q 채널의 최종 데이터(filter_output_i, filter_output_q)로서 출력한다.
도 8은 본 발명의 일 실시예에 따라 위상 보정부(460)를 제어하는 선택신호 생성기(478)의 상세 구성을 나타낸 것이다. 구체적으로 선택신호 생성기(478)는 1/8칩 위상 전진 또는 1/8칩 위상 후퇴가 발생했을 때 위상 보정부(460)에서 이를 보정하기 위해 필요로 하는 선택신호들, 즉 제1 선택신호(select1)와 제2 선택신호(select2)를 생성한다.
상기 도 8을 참조하면, 논리합(OR) 연산기(502)는 위상 전진 또는 위상 후퇴가 발생되었음을 나타내는 위상 플래그(phase_flag)를 발생한다. 비교기(506) 및 다중화기(504)는 1/8칩 카운트 값의 하위 3비트 chipx8_count[2:0]에 의해 위상 보정 시점을 선택한다. 지연소자들(508, 510) 및 논리곱(AND) 연산기(512)는 상기 위상 플래그를 이용하여 1/8칩 동안 제2 선택신호(select2)를 생성하고, 반전(NOT) 연산기(514)와 지연소자(516) 및 논리곱(AND) 연산기(518)는 위상 후퇴 신호를 이용하여 제1 선택신호(select1)를 1 칩 동안 생성한다.
제1 선택신호와 제2 선택신호는 위상 전진 신호(phase_adv)와 위상 후퇴 신호(phase_ret)의 조합으로 생성된다. 논리합(OR) 연산기(502)는 전진 신호(phase_adv)와 후퇴 신호(phase_ret)를 논리합 연산하여 위상 플래그(phase_flag)를 발생한다. 비교기(506)는 특정 시간대에서만 상기 위상 플래그가 위상 보정에 반영되도록 하기 위해, 1/8 칩 카운트 값이 0과 같은지를 비교한 후, 같으면 '1'을, 다르면 '0'을 출력한다.
제1 지연소자(508)는 입력을 1/8칩 만큼 지연시킨다. 제1 다중화기(504)는 상기 비교결과에 따라 상기 논리합 연산기(502)로부터의 현재 위상 플래그와 상기 제1 지연소자(508)로부터의 피드백된 위상 플래그 중 하나를 선택하여 상기 제1 지연소자(508)로 제공한다. 상기 제1 지연소자(508)의 출력은 제1 다중화기(504)의 제2 입력으로 피드백되기 때문에, 상기 위상 플래그는 상기 제1 지연소자(508)에 의해 chipx8_count[2:0]이 0이 될 때까지의 1칩 구간 동안 지연된다.
제2 지연소자(510)는 상기 제1 지연소자(508)로부터의 출력을 다시 1/8칩 만큼 지연시킨다. 그러면 논리곱 연산기(512)는 상기 제1 지연소자(508)로부터의 1칩 지연된 위상 플래그와 상기 제2 지연소자(510)로부터의 1과 1/8칩 만큼 지연된 위상 플래그를 논리곱하여 제2 선택신호(select2)를 생성한다.
반전 연산기(514)는 후퇴 신호(phase_ret)를 반전시키고, 제3 지연소자(516)는 후퇴 신호(phase_ret)를 1/8칩 만큼 지연시킨다. 그러면 논리곱 연산기(518)는 상기 반전 연산기(514)로부터의 반전된 후퇴 신호와 상기 제3 지연소자(516)로부터의 1/8칩 지연된 후퇴 신호를 논리곱하여 제1 선택신호(select1)를 생성한다.
이하 위상 후퇴 또는 위상 전진의 발생시에 상기한 구성에 의해 일어나는 심볼 보정 동작을 상세히 설명한다.
먼저, 이동국의 셀간 이동으로 인하여 수신단에서 수신 프레임 기준신호를 위상 후퇴시킨 경우, 수신단은 위상 후퇴가 일어났음을 위상 후퇴 신호(phase_ret)를 사용하여 송신단의 디지털 변조부에게 통보한다. 그러면 선택신호 생성기(478)는 제1 선택신호와 제2 선택신호를 설정한다.
제1 선택신호가 '1'로 설정되고 제2 선택신호는 '0'으로 설정되어 있는 1/8 칩만큼의 1 사이클 동안 제1 및 제3 다중화기들(466, 472)은 최종 출력단에서 피드백된 I/Q 출력(filter_output_i, filter_output_q)을 선택하여 출력한다. 상기 제1 및 제3 다중화기들(466, 472)의 출력들은 각각 제2 및 제4 다중화기들(468, 474)을 통해 제1 및 제2 레지스터들(470, 476)에 저장된다. 상기 제1 및 제2 레지스터들(470, 476)은 저장된 값들을 반전된 chipx8_count[0]에 응답하여 Q 채널과 I 채널의 최종 출력값(filter_output_i, filter_output_q)으로서 출력한다.
다음 사이클부터는 제1 선택신호가 '0'으로 설정되고, 제2 선택신호가 '1'로 설정된다. 이에 따라 제2 다중화기(468)는 제1 지연소자(462)로부터의 1/4칩 지연된 합산 데이터를 제1 레지스터(470)에 의해 Q 채널의 최종 출력값(filter_output_q)으로서 출력하고, 제4 다중화기(476)는 선택기(446)에 의해 선택된 Q 채널의 합산된 데이터를 제2 레지스터(476)에 의해 I 채널의 최종 출력값(filter_output_i)으로서 출력한다.
위상 후퇴시 출력왜곡이 일어나는 것은, 선택기(446)가 chipx8_count[0]에 의해서만 제어되어 위상 후퇴 발생시 I/Q 채널을 바꾸어 선택하기 때문이다. 따라서 위상 후퇴의 발생시에는, 1/8 칩 카운트 값에 영향을 받지 않는 제1 지연소자(462)의 출력값을 이용하여 최종 출력을 보정한다. 즉, 위상 후퇴시 영향을 받지 않는 제1 지연소자(462)의 저장된 데이터와, 위상 후퇴시 1 칩 구간동안 선택기(464)의 제2 출력에서 나타나는 I 채널의 합산 데이터를 이용하여, 제1 지연소자(464)의 출력을 최종 Q 채널 출력(filter_output_q)으로 대체하고, 선택기(464)의 제2 출력을 최종 I 채널 출력(filter_output_i)으로 바꿔줌으로서 I/Q 채널의 교환을 보정한다.
다음으로, 이동국의 수신단에서 수신 프레임 기준신호를 위상 전진시킨 경우, 상기 수신단은 위상 전진이 일어났음을 위상 전진 신호(phase_adv)를 사용하여 송신단의 디지털 변조부에게 통보한다. 이에 따라 제1 선택신호는 '0'으로 고정되고 제2 선택신호가 '1'로 설정되면서 제1 지연소자(464)에 저장된 1/4칩 이전의 합산된 데이터가 Q 채널의 최종 출력(filter_output_q)이 되고, 선택기(446)의 제1 출력에서 나타나는 Q 채널의 합산된 데이터가 I 채널의 최종 출력(filter_output_i)이 된다.
위상 후퇴시와 마찬가지로 위상 전진시에도 제1 지연소자(462)가 이용된다. 즉, 위상 전진 시 1 칩 구간동안 선택기(446)의 제2 출력을 통해 I 채널의 합산된 데이터가 나타나는 것을 이용하여, 제1 지연소자(462)의 출력을 최종 Q 채널 출력단으로 연결하고, 선택기(446)의 제1 출력에서 나타나는 Q 채널의 합산된 데이터를 최종 I 채널 출력단으로 연결함으로써 I/Q 채널의 교환을 보정한다. 이로써 최종 출력단에서는 1 칩 동안 I/Q 채널 각각 4 샘플 정보가 왜곡되는 대신 1 칩당 4개의 오버샘플 중 마지막 1 샘플정보만 소실된다.
도 9와 도 10은 본 발명의 일 실시예에 따른 심볼 보정 장치의 각 로직별 출력과 선택신호들의 타이밍을 나타낸 것이다. 도 9는 SRRC 필터(450)와 위상 보정부(460)로 구성되는 심볼 보정 장치(400)의 위상 전진 발생시 타이밍도이며, 도 10은 SRRC 필터(450)와 위상 보정부(460)로 구성되는 심볼 보정 장치(400)의 위상 후퇴 발생시 타이밍도를 나타낸 것이다.
상기 도 9에서 최종 출력을 제어하는 신호는 제2 선택신호(22)이다. 위상 전진이 발생하면 위상 전진 신호(10)가 1칩 구간 동안 '1'로 설정되고 위상 후퇴 신호(12)는 '0'을 유지하여, 상기 두 신호를 논리합 연산한 위상 플래그(14)는 1칩 구간 동안 '1'로 설정된다. 실제 위상 전진이 적용되어 SRRC 필터의 연산에 영향을 미치는 부분은 위상 플래그(14)가 '1'에서 '0'으로 떨어지는 시점이다. 이를 다중화기(504)와 지연소자(508)에 의해 1 칩 지연시킨 위상 플래그 지연신호 1(phase_flag_delay1)(16)과 상기 위상 플래그 지연신호 1(16)을 지연소자(510)에 의해 1/8칩 지연시킨 위상 플래그 지연신호 2(phase_flag_delay2)(18)를, 논리곱 연산기(512)에 의해 논리곱 연산하면 제2 선택신호(22)가 된다. 위상 전진이 발생할 때 제1 선택신호(20)는 변화없이 '0' 값을 유지한다.
상기와 같은 제1 및 제2 선택신호들(20, 22)에 의해, 위상 전진이 발생되는 구간에서 Q 채널의 최종 출력(filter_output_q)은 Q 채널의 합산된 데이터, 즉 선택기(446)에 의해 선택된 합산기(444)의 Q 채널 출력이 되고, Q 채널의 최종 출력(filter_output_q)은 1/4칩 이전의 합산 데이터, 즉 지연소자(462)의 출력이 된다.
상기 도 10에서 위상 후퇴가 발생할 시 위상 전진 신호(24)는 0을 유지하고 위상 후퇴 신호(26)가 1칩 구간 동안 '1'로 설정되며, 위상 플래그(28)를 이용하여 제2 선택신호(36)를 발생시키는 동작은 위상 전진 발생시와 동일하다. 한편, 1/8 칩 카운트 값(chipx8 count)이 '0'일 때 위상 후퇴 신호(26)가 제3 지연소자(516)에 저장되며, 상기 제3 지연소자(516)의 출력(32)과 반전 연산기(514)의 출력(30)을 논리곱 연산하면 제1 선택신호(34)가 1 사이클 동안 '1'로 설정된다.
상기와 같은 제1 및 제2 선택신호들(34, 36)에 의해, 위상 후퇴가 발생되는 구간에서 Q 채널의 최종 출력(filter_output_q)은 Q 채널의 합산된 데이터, 즉 선택기(446)에 의해 선택된 합산기(444)의 Q 채널 출력이 되고, Q 채널의 최종 출력(filter_output_q)은 1/4칩 이전의 합산 데이터, 즉 지연소자(462)의 출력이 된다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
이상에서 상세히 설명한 바와 같이 동작하는 본 발명에 있어서, 개시되는 발명중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.
본 발명은, 프레임 기준신호를 전진 또는 후퇴시켜 사용하는 이동국에서 위상 회전시 유한임펄스응답(FIR) 필터의 최종 출력단에서 1 칩구간 동안 4개의 오버샘플 값들이 왜곡되는 것을 최소화하기 위해, SRRC 필터의 최종단에서 전진 및 후퇴에 대한 보정과정을 수행한다. 이러한 본 발명은 전진시 야기되는 1칩 구간의 4 샘플 왜곡을 1 샘플 소실로 최소화시켜 좀더 정확한 정보를 전송할 수 있도록 한다.
도 1은 전형적인 비동기 코드분할 다중접속 통신 시스템을 액세스하는 이동국의 송수신 타이밍도.
도 2는 전형적인 비동기 코드분할 다중접속 통신 시스템을 액세스하는 이동국의 디지털 변조부 구성도.
도 3은 종래 기술에 따른 SRRC 필터의 구조도.
도 4는 종래 기술에 따른 SRRC 필터 구조에서 위상 전진시의 출력 왜곡을 나타낸 도면.
도 5는 종래 기술에 따른 SRRC 필터 구조에서 위상 후퇴시의 출력 왜곡을 나타낸 도면.
도 6은 본 발명의 바람직한 실시예에 따른 심볼 보정 장치의 구성도.
도 7은 본 발명의 바람직한 실시예에 따라 SRRC 필터의 출력을 지연시키거나 위상 회전시 I/Q 채널의 정보를 맞바꾸는 역할을 수행하는 위상 보정부의 상세 구성도.
도 8은 본 발명의 바람직한 실시예에 따라 위상 보정부를 제어하기 위한 선택신호들을 생성하는 선택신호 생성기의 상세 구성도.
도 9는 본 발명의 바람직한 실시예에 따라 SRRC 필터와 위상 보정부로 구성되는 심볼 보정 장치의 위상 전진 발생시 타이밍도.
도 10은 본 발명의 바람직한 실시예에 따라 SRRC 필터와 위상 보정부로 구성되는 심볼 보정 장치의 위상 후퇴 발생시 타이밍도.

Claims (12)

  1. 비동기 광대역 부호분할다중접속 통신 시스템을 액세스하는 이동국에서 프레임 기준신호의 위상 회전에 따른 데이터 왜곡을 보정하는 장치에 있어서,
    프레임 기준신호에 동기하여, 복수의 데이터 칩들로 구성되는 동위상(I) 채널과 직교위상(Q) 채널의 데이터를 입력으로 하고, 상기 I/Q 채널의 데이터에 소정 필터링 계수를 곱하여 출력하는 유한임펄스응답(FIR) 필터와,
    상기 프레임 기준신호의 위상전진 또는 위상후퇴시에 상기 FIR 필터의 출력단에서 발생하는 I/Q 채널의 교환을 보정하는 위상 보정부를 포함하여 구성되는 것을 특징으로 하는 상기 장치.
  2. 제 1 항에 있어서, 상기 위상 보정부는,
    상기 FIR 필터의 출력을 소정 칩 구간 만큼 지연시켜 상기 프레임 기준신호의 위상전진 또는 위상후퇴시에 최종 Q 채널 출력값으로서 출력하는 것을 특징으로 하는 상기 장치.
  3. 제 1 항에 있어서, 상기 위상 보정부는,
    상기 프레임 기준신호가 1/8칩만큼 위상전진 또는 위상후퇴 됨을 감지하고 상기 위상전진 또는 위상후퇴가 일어나는 시점을 나타내는 제1 및 제2 선택신호들을 생성하는 선택신호 생성기와,
    상기 제1 및 제2 선택신호들에 따라 위상전진 또는 위상후퇴시에 상기 FIR 필터의 이전 출력 데이터를 Q 채널의 출력단으로 연결하고, 상기 FIR 필터의 현재 출력 데이터를 I 채널의 출력단으로 연결하는 I/Q 채널 변환기로 구성되는 것을 특징으로 하는 상기 장치.
  4. 제 3 항에 있어서, 상기 제1 선택신호는 상기 위상후퇴가 일어나는 시점에서 1/8칩 동안 '1'로 설정되고, 상기 제2 선택신호는 상기 위상후퇴 또는 상기 위상전진이 일어난 이후 1칩 동안 '1'로 설정되는 것을 특징으로 하는 상기 장치.
  5. 제 4 항에 있어서, 상기 I/Q 채널 변환기는,
    상기 FIR 필터의 출력을 I 채널 출력 및 Q 채널 출력으로 1/8칩마다 번갈아 가며 연결하는 선택기와,
    상기 FIR 필터의 출력을 1/4칩만큼 지연시키는 제1 지연소자와,
    상기 제1 선택신호에 따라 상기 선택기의 Q 채널 출력 또는 이전의 최종 Q 채널 출력값을 선택하여 출력하는 제1 다중화기와,
    상기 제2 선택신호에 따라 상기 제1 다중화기의 출력 또는 상기 제1 지연소자의 출력을 선택하여 최종 Q 채널 출력값으로서 출력하는 제2 다중화기와,
    상기 선택기의 I 채널 출력을 1/8칩만큼 지연시키는 제2 지연소자와,
    상기 제1 선택신호에 따라 상기 제2 지연소자의 출력 또는 이전의 최종 I 채널 출력값을 선택하여 출력하는 제3 다중화기와,
    상기 제2 선택신호에 따라 상기 제3 다중화기의 출력 또는 상기 제1 다중화기의 출력을 선택하여 최종 I 채널 출력값으로서 출력하는 제4 다중화기를 포함하여 구성되는 것을 특징으로 하는 상기 장치.
  6. 제 5 항에 있어서, 상기 제2 다중화기로부터의 출력을 누적하여 저장하고, 누적된 데이터를 반전된 1/8 칩 클럭에 응답하여 상기 최종 Q 채널 출력값으로서 출력하는 동시에 상기 제1 다중화기로 피드백하는 제1 레지스터를 더 포함하는 것을 특징으로 하는 상기 장치.
  7. 제 6 항에 있어서, 상기 제4 다중화기로부터의 출력을 누적하여 저장하고, 누적된 데이터를 반전된 1/8 칩 클럭에 응답하여 상기 최종 I 채널 출력값으로서 출력하는 동시에 상기 제3 다중화기로 피드백하는 제2 레지스터를 더 포함하는 것을 특징으로 하는 상기 장치.
  8. 제 4 항에 있어서, 상기 선택신호 생성기는,
    상기 프레임 기준신호의 위상전진이 발생하였음을 나타내는 위상전진 신호와 상기 프레임 기준신호의 위상후퇴가 발생하였음을 나타내는 위상후퇴 신호를 논리합 연산하는 논리합 연산기와,
    1칩 구간의 경계마다 상기 논리합 연산기의 출력에 연결된 제1 입력을 선택하여 출력하는 다중화기와,
    상기 다중화기의 출력을 1/8칩 만큼 지연시켜 상기 다중화기의 제2 입력으로 피드백하는 제1 지연소자와,
    상기 제1 지연소자의 출력을 1/8칩 만큼 지연시키는 제2 지연소자와,
    상기 제1 지연소자 출력과 상기 제2 지연소자의 출력을 논리곱 연산하여 상기 제2 선택신호를 생성하는 제1 논리곱 연산기와,
    상기 위상후퇴 신호를 반전시키는 반전기와,
    상기 위상후퇴 신호를 1/8칩 만큼 지연시키는 제3 지연소자와,
    상기 반전된 위상후퇴 신호와 상기 지연된 위상후퇴 신호를 논리곱 연산하여 상기 제1 선택신호를 생성하는 제2 논리곱 연산기로 구성되는 것을 특징으로 하는 상기 장치.
  9. 제 1 항에 있어서, 상기 유한임펄스응답 필터는,
    SRRC(Square Root Raised Cosine) 필터인 것을 특징으로 하는 상기 장치.
  10. 비동기 광대역 부호분할다중접속 통신 시스템을 액세스하는 이동국에서 프레임 기준신호의 위상 회전에 따른 데이터 왜곡을 보정하는 방법에 있어서,
    프레임 기준신호에 동기하여, 복수의 데이터 칩들로 구성되는 동위상(I) 채널과 직교위상(Q) 채널의 데이터를 입력으로 하고, 상기 I/Q 채널의 데이터에 소정 필터링 계수를 곱하여 필터링하는 과정과,
    상기 프레임 기준신호의 위상전진 또는 위상후퇴시에 상기 FIR 필터의 출력단에서 발생하는 I/Q 채널의 교환을 보정하는 과정을 포함하여 구성되는 것을 특징으로 하는 상기 방법.
  11. 제 10 항에 있어서, 상기 보정하는 과정은,
    상기 필터링된 데이터를 소정 칩 구간 만큼 지연시켜 상기 프레임 기준신호의 위상전진 또는 위상후퇴시에 최종 Q 채널 출력값으로 대체하는 것을 특징으로 하는 상기 방법.
  12. 제 10 항에 있어서, 상기 보정하는 과정은,
    상기 프레임 기준신호가 1/8칩만큼 위상전진 또는 위상후퇴 됨을 감지하고 상기 위상후퇴가 일어나는 시점에서 1/8칩 동안 '1'로 설정되는 제1 선택신호와, 상기 위상후퇴 또는 상기 위상전진이 일어난 이후 1칩 동안 '1'로 설정되는 제2 선택신호를 생성하는 단계와,
    상기 제1 및 제2 선택신호들에 따라 위상전진 또는 위상후퇴시에 이전 필터링된 데이터를 최종 Q 채널 출력값으로서 출력하고, 현재 필터링된 데이터를 최종 I 채널 출력값으로서 출력하는 단계로 구성되는 것을 특징으로 하는 상기 방법.
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