KR20050024669A - Semiconductor wafer having guardring layer and method for manufacturing the same - Google Patents
Semiconductor wafer having guardring layer and method for manufacturing the same Download PDFInfo
- Publication number
- KR20050024669A KR20050024669A KR1020030060748A KR20030060748A KR20050024669A KR 20050024669 A KR20050024669 A KR 20050024669A KR 1020030060748 A KR1020030060748 A KR 1020030060748A KR 20030060748 A KR20030060748 A KR 20030060748A KR 20050024669 A KR20050024669 A KR 20050024669A
- Authority
- KR
- South Korea
- Prior art keywords
- sige layer
- layer
- guard ring
- sige
- semiconductor substrate
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02441—Group 14 semiconducting materials
- H01L21/0245—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
Abstract
Description
본 발명은 반도체 웨이퍼 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 고속의 반도체 소자가 형성되는 인장 실리콘층을 갖는 반도체 웨이퍼 및 그 제조방법에 관한 것이다. TECHNICAL FIELD The present invention relates to a semiconductor wafer and a method for manufacturing the same, and more particularly, to a semiconductor wafer having a tensile silicon layer in which a high speed semiconductor element is formed and a method for manufacturing the same.
최근, 실리콘(이하, Si) 웨이퍼상에 실리콘 게르마늄(이하, SiGe)층을 형성하고, 상기 SiGe층에 의해 에피택셜 성장된 인장 Si층을 채널 영역으로 이용하는 MOSFET, MODFET 및 HEMT가 제안되었다. 인장 Si층은 순수 Si층에 비하여 격자 상수가 큰 SiGe에 의해 성장되므로 인장 왜곡이 발생되고, 그 때문에 Si층의 대역 구조가 변화되어 축퇴가 풀어져서 캐리어 이동도가 높아진다. 따라서, 인장 Si층을 채널 영역으로 이용하면, 통상 1.5 내지 8배 정도의 고속화가 가능하게 된다. 또한, 프로세스로서, 초크랄스키(CZ)법에 의한 통상의 Si 웨이퍼를 기판으로 사용할 수 있으므로, 종래의 CMOS 공정에서 고속 CMOS를 실현 가능하게 한다.Recently, MOSFETs, MODFETs, and HEMTs have been proposed that form a silicon germanium (SiGe) layer on a silicon (hereinafter, Si) wafer and use a tensile Si layer epitaxially grown by the SiGe layer as a channel region. Since the tensile Si layer is grown by SiGe having a lattice constant larger than that of the pure Si layer, tensile strain is generated. Therefore, the band structure of the Si layer is changed to degenerate and the carrier mobility is increased. Therefore, when the tensile Si layer is used as the channel region, the speed can be increased by about 1.5 to 8 times. In addition, as a process, a normal Si wafer by Czochralski (CZ) method can be used as a substrate, thereby making it possible to realize high-speed CMOS in a conventional CMOS process.
그러나, 반도체 소자의 채널 영역으로서 요구되는 상기 인장 Si층을 에피택셜 성장시키기 위하여는, Si 기판상에 양질의 SiGe층을 성장시킬 필요가 있다. 그러나, Si 기판과 SiGe의 격자 상수의 차이가 발생되어, 전위(dislocation)등 결정성의 문제가 발생될 수 있다. However, in order to epitaxially grow the tensile Si layer required as the channel region of the semiconductor device, it is necessary to grow a good SiGe layer on the Si substrate. However, a difference in the lattice constant between the Si substrate and SiGe may occur, which may cause problems such as dislocations and crystallinity.
이에 따라 종래에는 SiGe의 Ge 조성비를 완만한 경사에 의해 변화시키는 방법, Ge의 조성비를 계단형태로 변화시키는 방법, Ge 조성비를 초격자 형상으로 변화시키는 방법, 및 Si의 오프컷(offcut) 웨이퍼를 이용하여 Ge 조성비를 일정한 경사에 의해 변화시키는 방법등이 제안되고 있다. 이러한 기술은 미국 특허 5,442,205, 5,221,413, PCT WO90/00857 및 일본 특허 평6-252046호에 개시되어 있다.Accordingly, in the related art, a method of changing the Ge composition ratio of SiGe by a gentle slope, a method of changing the Ge composition ratio into a stepped shape, a method of changing the Ge composition ratio into a superlattice shape, and an offcut wafer of Si A method of changing the Ge composition ratio by a constant inclination using the same has been proposed. Such techniques are disclosed in US Pat. Nos. 5,442,205, 5,221,413, PCT WO90 / 00857 and Japanese Patent No. 6-252046.
여기서, Ge 조성비가 완만한 경사로 변화된 SiGe층을 갖는 실리콘 웨이퍼를 도 1을 참조하여 설명하도록 한다.Here, a silicon wafer having a SiGe layer in which the Ge composition ratio is changed with a gentle slope will be described with reference to FIG. 1.
도 1에 도시된 바와 같이, 반도체 기판(10) 예컨대, Si 기판(10)상부에 Ge의 조성비가 점진적으로 변화되는 제 1 SiGe층(12)을 형성한다. 제 1 SiGe층(12)은 상부를 향할수록 Ge의 농도가 0 에서 x%로 증대된다. 제 1 SiGe층(12) 상부에 제 2 SiGe층(14)을 형성한다. 제 2 SiGe층(Si1-xGex:14)은 x%의 Ge을 포함한다. 그후, 제 2 SiGe층(14)을 에피택셜 성장하여, 인장 Si층(16)을 형성한다.As shown in FIG. 1, a first SiGe layer 12 in which a composition ratio of Ge is gradually changed is formed on a semiconductor substrate 10, for example, on an Si substrate 10. As the first SiGe layer 12 faces upwards, the concentration of Ge increases from 0 to x%. A second SiGe layer 14 is formed on the first SiGe layer 12. The second SiGe layer (Si 1-x Ge x : 14) contains x% of Ge. Thereafter, the second SiGe layer 14 is epitaxially grown to form a tensile Si layer 16.
그러나, 상기 SiGe층(12,14)은 반도체 제조 공정시 이용되는 습식 식각 용액인 SC(standard chemical)에 대해 식각 속도가 빠른 편이며, 도 2에 도시된 바와 같이, Ge의 함량(조성비)이 증대될수록 식각 속도가 더 빨라진다. However, the SiGe layers 12 and 14 have a high etching rate with respect to a standard chemical (SC), which is a wet etching solution used in a semiconductor manufacturing process. As shown in FIG. 2, the content (composition ratio) of Ge is increased. As it is increased, the etching speed is faster.
이로 인하여, 인장 Si층(16) 상에 반도체 소자를 제조하기 위하여 SC 용액에 의하여 습식 식각을 진행하게 되면, 웨이퍼 에지(edge) 부분에 노출된 제 1 및 제 2 SiGe층(12,14)을 통하여 SC 용액이 스며들게 되어, 도 3에서와 같이 웨이퍼 에지 부분의 제 1 및 제 2 SiGe층(12,14)이 유실된다. Therefore, when wet etching is performed by SC solution to fabricate a semiconductor device on the tensile Si layer 16, the first and second SiGe layers 12 and 14 exposed to the wafer edge portion are removed. Through the SC solution, the first and second SiGe layers 12 and 14 of the wafer edge portion are lost as shown in FIG. 3.
또한, 웨이퍼 에지 부분의 제 1 및 제 2 SiGe층(12,14)이 유실된 채로 열(thermal) 공정을 수행하게 되면, 제 2 SiGe층(14) 상부의 에피택셜 Si층(16)이 리프트(lift)되고, 이 리프트된 부분을 통하여 파티클에 침투하여 제 2 SiGe층(14)와 에피택셜 Si층(16)d의 계면이 파티클 소스(source)로 작용하게 된다.In addition, when the thermal process is performed while the first and second SiGe layers 12 and 14 of the wafer edge portion are lost, the epitaxial Si layer 16 on the second SiGe layer 14 is lifted. It is lifted and penetrates the particle through the lifted portion so that the interface between the second SiGe layer 14 and the epitaxial Si layer 16d serves as a particle source.
따라서, 본 발명이 이루고자 하는 기술적 과제는 웨이퍼 에지 부분의 SiGe층의 유실을 방지할 수 있는 반도체 웨이퍼를 제공하는 것이다.Accordingly, the technical problem to be achieved by the present invention is to provide a semiconductor wafer capable of preventing the loss of the SiGe layer at the wafer edge portion.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기한 반도체 웨이퍼의 제조방법을 제공하는 것이다. Another object of the present invention is to provide a method of manufacturing the semiconductor wafer.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 반도체 웨이퍼는 반도체 기판 상부에 SiGe층이 형성되고, 상기 SiGe층의 측벽을 둘러싸도록 반도체 기판 가장자리에 가드링이 형성된다. 상기 SiGe층 및 가드링 상부에 에피택셜 Si층이 형성된다. In order to achieve the above technical problem of the present invention, in the semiconductor wafer of the present invention, a SiGe layer is formed on the semiconductor substrate, and a guard ring is formed on the edge of the semiconductor substrate so as to surround sidewalls of the SiGe layer. An epitaxial Si layer is formed on the SiGe layer and the guard ring.
상기 SiGe층은 Ge의 조성비가 두께에 따라 점점 증대되는 제 1 SiGe층, 및 상기 제 1 SiGe층 상부에 형성되며 일정 조성비의 Ge을 포함하는 제 2 SiGe층을 포함할 수 있으며, 상기 제 1 SiGe층의 최상부의 Ge의 조성비와 상기 제 2 SiGe층의 Ge 조성비는 동일할 수 있다. The SiGe layer may include a first SiGe layer in which a composition ratio of Ge is gradually increased with thickness, and a second SiGe layer formed on the first SiGe layer and including a predetermined composition ratio of Ge. The composition ratio of Ge at the top of the layer and the Ge composition ratio of the second SiGe layer may be the same.
상기 가드링은SC 식각 용액에 대해 내성이 높은 막, 예컨대 폴리실리콘막일 수 있다.The guard ring may be a film having a high resistance to an SC etching solution, such as a polysilicon film.
또한, 본 발명의 다른 견지에 따른 반도체 웨이퍼의 제조방법은 다음과 같다.먼저, 반도체 기판 전면에 SiGe층을 형성하고, 상기 반도체 기판의 가장자리 부분이 노출되도록 상기 SiGe층을 소정 부분 식각한다. 그후에, 상기 노출된 반도체 가장자리 부분에 가드링을 형성한다음, 상기 가드링 및 SiGe층을 에피택셜 성장하여 Si층을 형성한다.In addition, a method of manufacturing a semiconductor wafer according to another aspect of the present invention is as follows. First, a SiGe layer is formed on the entire surface of the semiconductor substrate, and the SiGe layer is partially etched to expose the edge portion of the semiconductor substrate. Thereafter, a guard ring is formed on the exposed semiconductor edge portion, and then the guard ring and the SiGe layer are epitaxially grown to form a Si layer.
상기 가드링을 형성하는 단계는, 상기 노출된 반도체 기판의 가장자리 부분이 채워지도록 가드링용 물질막을 형성하는 단계, 및 상기 가드링용 물질막을 상기 SiGe층 상부가 노출되도록 에치백 또는 화학적 기계적 연마하는 단계를 포함한다. The forming of the guard ring may include forming a guard ring material layer so as to fill an edge portion of the exposed semiconductor substrate, and etching or chemical mechanical polishing the guard ring material layer to expose an upper portion of the SiGe layer. Include.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements.
도 4는 본 발명에 따른 반도체 웨이퍼의 평면도이고, 도 5는 도 4의 V-V’을 따라 절단한 반도체 웨이퍼의 단면도이다. 도 6a 내지 도 6c는 본 발명에 따른 반도체 웨이퍼의 제조방법을 설명하기 위한 각 공정별 단면도이다. 4 is a plan view of a semiconductor wafer according to the present invention, and FIG. 5 is a cross-sectional view of the semiconductor wafer taken along the line VV ′ of FIG. 4. 6A to 6C are cross-sectional views of respective processes for explaining a method of manufacturing a semiconductor wafer according to the present invention.
도 4 및 도 5에 도시된 바와 같이, 반도체 기판(100) 상에 SiGe층(110,120)이 형성되고, SiGe층(110,120)의 측단면을 보호하기 위하여 반도체 기판(100) 가장자리에 SiGe층(110,120)을 둘러싸도록 가드링(gaudring:145)이 형성된다. As shown in FIGS. 4 and 5, SiGe layers 110 and 120 are formed on the semiconductor substrate 100, and SiGe layers 110 and 120 are formed at the edges of the semiconductor substrate 100 to protect side cross-sections of the SiGe layers 110 and 120. The guard ring gaudring 145 is formed.
보다 구체적으로 설명하면, 반도체 기판(100), 예컨대 Si 기판 상에 제 1 SiGe층(110)이 반도체 기판(100) 가장자리 부분이 노출되도록 형성되어 있고, 제 1 SiGe층(110) 상부에 제 2 SiGe층(120)이 형성되어 있다. 제 1 SiGe층(110)은 상부로 향할수록 Ge의 농도가 0 에서 x%로 증대되고, 제 2 SiGe층(120)은 전체적으로 Ge이 x% 포함되어 있고, Si은 1-x% 만큼 포함되어 있다. 제 1 및 제 2 SiGe층(110,120)의 가장자리에, 제 1 및 제 2 SiGe층(110,120)을 둘러싸도록 가드링(145)이 형성된다. 가드링(145)은 습식 식각 용액에 대해 내성이 높은 막, 예컨대 폴리실리콘막일 수 있다. 제 2 SiGe층(120) 및 가드링(145) 상부에 반도체 소자가 형성될 에피택셜 Si층(150)이 형성되어 있다. More specifically, the first SiGe layer 110 is formed on the semiconductor substrate 100, for example, the Si substrate so that the edge portion of the semiconductor substrate 100 is exposed, and the second SiGe layer 110 is disposed on the second SiGe layer 110. SiGe layer 120 is formed. As the first SiGe layer 110 is directed upward, the concentration of Ge is increased from 0 to x%, the second SiGe layer 120 includes x% of Ge as a whole and Si is included as much as 1-x%. have. At the edges of the first and second SiGe layers 110 and 120, a guard ring 145 is formed to surround the first and second SiGe layers 110 and 120. The guard ring 145 may be a film that is highly resistant to the wet etching solution, such as a polysilicon film. An epitaxial Si layer 150 on which the semiconductor device is to be formed is formed on the second SiGe layer 120 and the guard ring 145.
본 실시예에 의하면, 제 1 및 제 2 SiGe층(110,120) 가장자리에, 제 1 및 제 2 SiGe층(110,120)을 둘러싸도록 가드링(145)을 형성하므로써, 습식 식각 공정시 습식 식각액이 SiGe의 측벽을 통해 스며드는 것을 방지할 수 있다. According to this embodiment, the guard ring 145 is formed at the edges of the first and second SiGe layers 110 and 120 so as to surround the first and second SiGe layers 110 and 120, so that the wet etchant during the wet etching process is formed of SiGe. Penetration through the sidewall can be prevented.
이하 상기한 인장Si층을 갖는 웨이퍼의 제조방법을 설명하도록 한다. Hereinafter, a method of manufacturing a wafer having the above-mentioned tensile Si layer will be described.
도 6a에 도시된 바와 같이, 반도체 기판(100), 예를 들어 Si 기판 상부에 제 1 SiGe층(110)을 0.1 내지 10 ㎛ 정도의 두께로 형성한다. 제 1 SiGe층(110)의 두께에 따라 Ge의 농도가 점차 증대되도록, Ge 공급량을 증대시키면서 제 1 SiGe층(110)을 에피택셜 성장을 한다. 그후, 제 1 SiGe층(110) 상부에 제 2 SiGe층(120)을 약 0.5 내지 1.5 ㎛ 정도의 두께로 형성한다. 제 2 SiGe층(120)은 Ge이 일정 농도(x%)를 갖을 수 있도록 에피택셜 성장된다. 그후, 제 2 SiGe층(120) 상부에 제 2 SiGe층(120)의 가장자리 부분이 노출되도록 포토 마스크(도시되지 않음)을 형성한다음, 포토 마스크의 형태로 제 2 및 제 1 SiGe층(120,110)을 식각하여, 반도체 기판(100)의 가장자리 부분(130)을 노출시킨다. 그후, 포토 마스크를 제거한다.As shown in FIG. 6A, the first SiGe layer 110 is formed on the semiconductor substrate 100, for example, the Si substrate, to a thickness of about 0.1 μm to about 10 μm. The first SiGe layer 110 is epitaxially grown while increasing the Ge supply amount so that the concentration of Ge gradually increases with the thickness of the first SiGe layer 110. Thereafter, the second SiGe layer 120 is formed on the first SiGe layer 110 to a thickness of about 0.5 to 1.5 μm. The second SiGe layer 120 is epitaxially grown such that Ge may have a constant concentration (x%). Thereafter, a photo mask (not shown) is formed on the second SiGe layer 120 so that the edge portion of the second SiGe layer 120 is exposed, and then the second and first SiGe layers 120 and 110 are formed in the form of a photo mask. ) Is etched to expose the edge portion 130 of the semiconductor substrate 100. After that, the photo mask is removed.
다음, 도 6b에 도시된 바와 같이, 노출된 웨이퍼 가장자리 부분(130) 및 제 2 SiGe층(120) 상부에, 반도체 기판의 가장자리 부분(130)이 충분히 매립되도록 가드링용 물질막(140), 예를 들어 폴리실리콘막을 증착한다. Next, as shown in FIG. 6B, the material layer 140 for the guard ring 140 is disposed on the exposed wafer edge portion 130 and the second SiGe layer 120 so that the edge portion 130 of the semiconductor substrate is sufficiently buried. For example, a polysilicon film is deposited.
도 6c에서와 같이, 가드링용 물질막(140), 예를 들어 폴리실리콘막을 제 2 SiGe층(120) 표면이 노출되도록 에치백(etch back) 또는 화학적 기계적 연마(chemical mechanical polishing)하여, 제 1 및 제 2 SiGe층(110,120)의 가장자리에 가드링(145)을 형성한다. As illustrated in FIG. 6C, the first material layer 140, for example, the polysilicon layer, may be etched back or chemical mechanical polishing to expose the surface of the second SiGe layer 120. And a guard ring 145 at edges of the second SiGe layers 110 and 120.
그후, 재차 도 5를 참조하여, 가드링(145) 및 제 2 SiGe층(120)을 에피택셜 성장하여, 반도체 소자를 형성하기 위한 에피택셜 Si층(150)을 형성한다. Thereafter, referring again to FIG. 5, the guard ring 145 and the second SiGe layer 120 are epitaxially grown to form an epitaxial Si layer 150 for forming a semiconductor device.
본 발명은 상기한 실시예에 국한되는 것은 아니다. The present invention is not limited to the above embodiment.
본 실시예에서, 가드링(145)으로 폴리실리콘막을 사용하였지만, 이에 국한되지 않고, SC와 같은 습식 식각 용액에 내성이 강한 막이면 가드링(145)으로 모두 사용할 수 있다. In the present embodiment, the polysilicon film is used as the guard ring 145. However, the polysilicon film is not limited thereto, and any film may be used as the guard ring 145 as long as the film is highly resistant to a wet etching solution such as SC.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, SiGe층 측벽부를 둘러싸도록 웨이퍼 가장자리에 SC와 같은 습식 식각 용액에 의한 내성이 높은 막으로 가드링을 형성한다. As described in detail above, according to the present invention, a guard ring is formed of a film having high resistance by a wet etching solution such as SC on the wafer edge to surround the sidewall portion of the SiGe layer.
이에 따라, 후속의 습식 식각 공정시, 습식 식각 용액의 웨이퍼 가장자리 어택(attack)이 방지되어, 웨이퍼 가장자리 부분에서의 SiGe층의 유실 및 에피택셜 Si층의 리프트 현상을 방지할 수 있다.Accordingly, during the subsequent wet etching process, the wafer edge attack of the wet etching solution can be prevented, thereby preventing the loss of the SiGe layer and the lift phenomenon of the epitaxial Si layer at the wafer edge portion.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.Although the present invention has been described in detail with reference to preferred embodiments, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. .
도 1은 종래의 반도체 웨이퍼를 나타낸 단면도이다.1 is a cross-sectional view showing a conventional semiconductor wafer.
도 2는 SiGe의 Ge 함량에 따른 습식 식각 속도를 나타낸 그래프이다.2 is a graph showing wet etching rates according to Ge content of SiGe.
도 3은 SiGe의 유실이 발생된 반도체 웨이퍼의 단면도이다.3 is a cross-sectional view of a semiconductor wafer in which loss of SiGe occurs.
도 4는 본 발명에 따른 반도체 웨이퍼의 평면도이다.4 is a plan view of a semiconductor wafer according to the present invention.
도 5는 도 4의 V-V’을 따라 절단한 반도체 웨이퍼의 단면도이다. FIG. 5 is a cross-sectional view of the semiconductor wafer taken along the line VV ′ of FIG. 4.
도 6a 내지 도 6c는 본 발명에 따른 반도체 웨이퍼의 제조방법을 설명하기 위한 각 공정별 단면도이다.6A to 6C are cross-sectional views of respective processes for explaining a method of manufacturing a semiconductor wafer according to the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
100 : 반도체 기판 110 : 제 1 SiGe층100 semiconductor substrate 110 first SiGe layer
120 : 제 2 SiGe층 130 : 가장자리 부분120: second SiGe layer 130: edge portion
140 : 가드링용 물질막 145 : 가드링140: material film for the guard ring 145: guard ring
150 : 에피택셜 Si층150: epitaxial Si layer
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030060748A KR20050024669A (en) | 2003-09-01 | 2003-09-01 | Semiconductor wafer having guardring layer and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030060748A KR20050024669A (en) | 2003-09-01 | 2003-09-01 | Semiconductor wafer having guardring layer and method for manufacturing the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050024669A true KR20050024669A (en) | 2005-03-11 |
Family
ID=37231759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030060748A KR20050024669A (en) | 2003-09-01 | 2003-09-01 | Semiconductor wafer having guardring layer and method for manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050024669A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10199357B2 (en) | 2014-03-24 | 2019-02-05 | SK Hynix Inc. | Semiconductor package |
-
2003
- 2003-09-01 KR KR1020030060748A patent/KR20050024669A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10199357B2 (en) | 2014-03-24 | 2019-02-05 | SK Hynix Inc. | Semiconductor package |
| US10679971B2 (en) | 2014-03-24 | 2020-06-09 | SK Hynix Inc. | Semiconductor package |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6576532B1 (en) | Semiconductor device and method therefor | |
| US7183175B2 (en) | Shallow trench isolation structure for strained Si on SiGe | |
| US6989570B2 (en) | Strained-channel isolated-gate field effect transistor, process for making same and resulting integrated circuit | |
| KR100728173B1 (en) | shallow trench isolation process | |
| KR101115091B1 (en) | Semiconductor structure with different lattice constant materials and method for forming the same | |
| CN100444323C (en) | Formation of lattice-tuning semiconductor substrates | |
| KR20150059633A (en) | Cmos devices with reduced leakage and methods of forming the same | |
| US7238588B2 (en) | Silicon buffered shallow trench isolation | |
| JP2005537672A (en) | Formation of lattice-adjusted semiconductor substrate | |
| CN101383356A (en) | Semi-conductor construction and forming method thereof | |
| US7235809B2 (en) | Semiconductor channel on insulator structure | |
| US7202139B2 (en) | MOSFET device with a strained channel | |
| JP2010171144A (en) | Semiconductor device | |
| US6673696B1 (en) | Post trench fill oxidation process for strained silicon processes | |
| JP4345244B2 (en) | Method of forming SiGe layer, method of forming strained Si layer using the same, and method of manufacturing field effect transistor | |
| US5341000A (en) | Thin silicon carbide layer on an insulating layer | |
| KR20050024669A (en) | Semiconductor wafer having guardring layer and method for manufacturing the same | |
| JPS60208843A (en) | Manufacture of semiconductor device | |
| KR100268901B1 (en) | Method for forming field region of semiconductor device | |
| JP4325134B2 (en) | Manufacturing method of semiconductor substrate and manufacturing method of field effect transistor | |
| KR950009286B1 (en) | Device isolating method of vlsi | |
| EP4135006A1 (en) | A method for manufacturing a substrate wafer for building group iii-v devices thereon and a substrate wafer for building group iii-v devices thereon | |
| KR100979715B1 (en) | Method of forming an active region in a semiconductor device | |
| KR950001302B1 (en) | Semiconductor device isolation method | |
| KR950003900B1 (en) | Semiconductor device manufacturing method for soi structure |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |