KR20050024283A - 고주파수에서 사용하기에 적합한 도전체 구조를 포함하는부품 생산 방법 - Google Patents

고주파수에서 사용하기에 적합한 도전체 구조를 포함하는부품 생산 방법 Download PDF

Info

Publication number
KR20050024283A
KR20050024283A KR10-2004-7018974A KR20047018974A KR20050024283A KR 20050024283 A KR20050024283 A KR 20050024283A KR 20047018974 A KR20047018974 A KR 20047018974A KR 20050024283 A KR20050024283 A KR 20050024283A
Authority
KR
South Korea
Prior art keywords
glass
substrate
conductor
layer
glass layer
Prior art date
Application number
KR10-2004-7018974A
Other languages
English (en)
Inventor
레이브저겐
문드디트리히
Original Assignee
쇼오트 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쇼오트 아게 filed Critical 쇼오트 아게
Priority to KR10-2004-7018974A priority Critical patent/KR20050024283A/ko
Publication of KR20050024283A publication Critical patent/KR20050024283A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 무선 주파수 응용들에 적합한, 향상된 무선 주파수 특성들을 가지는 도전체 배치(4, 41, 42)를 구비한 부품(10) 생산 절차를 제공한다. 이러한 목적을 위하여, 상기 절차는:
증발 코팅에 의하여 기판(1) 상의 접촉부 연결 영역(71-74) 위에 적어도 하나의 개구부(8)를 구비하는 구조화된 유리 층(9, 91, 92, 93, 13)을 증착하는 단계와;
상기 유리 층(9, 91, 92, 93)에 적어도 하나의 도전체 구조(100, 111, 112, 113)를 가하는 단계를 포함하고, 상기 도전체 구조는 상기 접촉부 연결 영역(71-74)과 전기적으로 접촉된다.

Description

고주파수에서 사용하기에 적합한 도전체 구조를 포함하는 부품 생산 방법{METHOD FOR PRODUCING A COMPONENT COMPRISING A CONDUCTOR STRUCTURE THAT IS SUITABLE FOR USE AT HIGH FREQUENCIES}
본 발명은 일반적으로 무선 주파수(radio-frequency) 회로들에 관한 것으로, 특히 본 발명은 기판 상에 무선 주파수 응용들에 적당한 도전체 구조의 생성에 적합한 유리 물질에 관한 것이고, 또한 무선 주파수 기판에 관한 것이다.
반도체 산업에서, 높은 데이터 전송율이 요구되고 있다는 점이 잘 알려져 있다. 기가헤르쯔 범위의 주파수는 공급 방출 시스템에서 증가된 신호 감쇠를 가져온다. 지금까지, 도전성 층들로 프린트된 후에 적층되고 침전(sinter)된, 주요하게 프린트된 세라믹(HTCC) 및 유리 세라믹(LTCC) 다중 층들이 무선 주파수 회로에 대한 3차원 또는 다중층 배선을 실현하고 이러한 유형의 시스템들에 사용되어 왔다. 또한, 유리물질이 아닌 유기물 다중 층이 또한 사용된다.
그러나, 고주파수에서, 이러한 유형의 배선 시스템에서 송신 손실은 배선들에서의 감쇠때문에 증가하게된다. 고도의 감쇠의 한 원인은 일반적으로 두꺼운-필름 기술, 특히 스크린 프린팅에 의하여 상기 배선들을 적용하는 것이다. 이러한 기술을 사용하여 생산된 배선들은 불가피한 입도(granularity)를 가지게 된다. 이러한 배선들의 불균일성은 방사(radiation)를 통하여 강한 손상을 가져오는, 안테나 역할을 한다.
HTCC 및 LTCC의 사용은 그들의 무선 주파수 특성들, 특히 유전상수(DK) 및 손실각(tanδ) 값에 의하여 제한되고, 결과적으로 HTCC 및 LTCC 층을을 사용하는 무선 주파수 배선은 40GHz의 주파수까지만 사용될 수 있다. 상기 HTCC 및 LTCC 세라믹은 불가피한 입도(granularity)를 가지게 되고, 이는 무선 주파수 특성들에 역 영향을 지니고 그안에 집적된 배선구조가 입도에 대응하는 표면 거칠기를 가지도록 야기한다. 이러한 표면 거칠기는 증가된 라인 손상을 가져온다.
또한, 침전은 상기 기판의 수축을 반드시 가져오고, 이는 원하는 크기를 정확히 유지하는 것을 어렵게 한다.
보다 최근에, 불리한 두꺼운 필름 기술을 증발 코팅 또는 스퍼터링에 의하여 상기 배선들에 적용되는 다양한 PVD 공정들을 사용하는 것으로 대체하고 있다. 그러나, 종전 공정들에서 요구되는 와이어 스택을 생산하기 위하여 상기 HTCC 또는 LTCC 물질의 침전하는 것은 여전히 주요한 문제점을 나타낸다. 예를 들어, LTCC 세라믹의 침전은 적어도 950℃의 온도를 요구한다. HTCC 세라믹의 침전은 1500℃의 온도를 요구한다. 이러한 온도는 배선 구조의 변형을 가져오고, 따라서 배선 물질의 선택이 제한된다.
도 1은 본 발명의 제 1 실시예의 단면도를 도시한다.
도 2는 기판의 대향하는 면들 상에 두 개의 도전체 배치들을 가지는 또 다른 실시예의 단면도를 도시한다.
도 3A 내지 도 3G는 본 발명에 따른 공정의 일 실시예에 포함된 단계들을 설명하기 위한 단면도를 도시한다.
도 4A 내지 도 4E는 도 3B 내지 3E에서 설명된 본 발명에 따른 공정 단계들의 변화를 도시한다.
도 5 내지 도 7은 웨이퍼에 결합되어 있는 상태로 도전체 배치를 구비한 본 발명에 따른 부품들의 실시예들을 도시한다.
도 8은 RF 측정 구조에 대한 도식적인 층 배치를 도시한다.
도 9는 개방형 공면 도파관(CPW 1/2)에 대한 층 배치를 도시한다.
도 10은 매설형 공면 도파관(CPW 3)에 대한 층 배치를 도시한다.
도 11은 측정된 시료들에 대한 특성들의 리스트를 도시하고, 상기 측정된 값은 도 12 내지 도 23에서 설명된다.
도 12 내지 도 14는 산란 파라미터들 및 시료 G1ACPW2_2에 대한 위상 분포를 도시한다.(유리 8329)
도 15 내지 도 17은 산란 파라미터들 및 시료 G1ACPW3_2에 대한 위상 분포를 도시한다.(유리 8329)
도 18 내지 도 20은 산란 파라미터들 및 시료 G2ACPW2_6에 대한 위상 분포를 도시한다.(유리 G018-189)
도 21 내지 도 23은 산란 파라미터들 및 시료 G2ACPW3_2에 대한 위상 분포를 도시한다.(유리 G018-189)
그러므로, 본 발명은 특히 무선 주파수 특성의 측면에서 향상된 배선 시스템들을 제공하는데 기초하고 있다. 이러한 목적은, 청구항 1의 절차와 청구항 24의 부품에 의하여 매우 놀라운 단순한 방식으로 달성된다. 유리한 구성들 및 개선들이 대응하는 종속항들의 요지를 형성한다.
따라서, 본 발명은 무선 주파수 응용들에 적합한 도전체 배치를 구비한 부품 생산 공정을 제시하고, 여기서 접촉부 연결 영역 상에 적어도 하나의 개구부를 구비하는 구조화된 유리 층이 증발 코팅에 의하여 기판 상에 증착되고, 적어도 하나의 도전체 구조가 상기 유리 층에 가해지며, 상기 도전체 구조는 상기 접촉부 연결 영역과 전기적 접촉부를 가진다.
따라서, 본 발명에 따른 절차는 무선 주파수에 적합한 도전체 배치를 구비한 부품을 생산하는데 사용될 수 있는 바, 상기 부품은
적어도 하나의 접촉부 연결 영역들 구비한 기판과
상기 기판의 적어도 한 면 상에, 증발 코팅에 의하여 증착된 유리의 유리 층과, 상기 유리 층은 상기 접촉부 연결 영역과 전기적으로 접촉된 비아를 구비한 적어도 하나의 개구부를 구비하며,
상기 유리 층 상에서 무선 주파수 응용들에 특히 적합한 적어도 하나의 도전체 구조를 포함하며, 상기 도전체 구조는 상기 비아와 전기적으로 접촉된다.
본 명세서에서, 무선 주파수 응용들에 적합할 수 있는 도전체 구조들은 1GHz 이상의 고주파수로 신호들을 전도 및 전송할 수 있는 도전체 구조를 의미하는 것으로서 이해될 것이다.
본 명세서에서, 부품이라는 용어는 전자 부품만이 아니라, 전자 부품을 포함하는 것으로써 이해된다. 본 발명의 본 명세서에서, 부품이라는 용어는 또한 무선 주파수 도전체 배치 또는 무선 주파수 도전체 시스템을 구비한 코팅된 기판을 또한 포함하고, 이에 의하여, 캐리어와 같은 또는 추가적인 부품들의 연결을 위한 유닛으로 작용한다. 캐리어 물질 및 무선 주파수 도전체 시스템을 구비한 유사한 부품들이 일반적으로 무선 주파수 기판으로서 또한 언급된다.
상기 유리 층은 예를 들어, 독일 실용신안 출원 번호 202 05 830.1에 설명된 것과 같은 장치를 사용하여, 특히 전자 빔 증발에 의하여 바람직하게 증착될 수 있다. 실용신안 출원 번호 202 05 830.1에 포함된 실용 신안의 명세서의 내용은 본 장에 전체적으로 본 출원의 주요 주제에서 참조로서 인용되었다.
본 발명의 다른 실시예에 따라서, 상기 유리 층은 플라즈마 이온 보조 증착(PIAD:plasma ion assisted deposition)을 통하여 증발 코팅에 의하여 가해진다. 이러한 경우에, 이온 빔이 증발 코팅 공정 동안 코팅될 상기 표면 상에 직접 가해진다. 이에 의하여, 추가적인 밀도화 및 밀도 결함에 감소를 가져온다.
증발 코팅 유리의 절연 층에 의하여 상기 기판의 측면에서 절연된 도전체 구조를 구비한 본 발명에 따른 부품이 생산되는 경우, 종래의 LTCC 및 HTCC 부품들의 생산과 비교하여 높은 온도에서 동시 연소(co-firing)를 수행하는 것이 가능하다. 이에 의하여, 예를 들어 동시 연소에 대해 요구되는 고온까지 이를 수 없는 알루미늄과 같은 것을 사용하는 것이 불가능한 물질들을 사용하는 것이 가능해진다.
예를 들어 배선들과 같은 도전체 구조들 뿐만 아니라, 하나 이상의 수동 전자 부품들이 상기 유리 층에 가해지고 상기 도전체 구조와 접촉되거나 연결되는 것이 또한 가능하다. 예를 들어, 축전기, 저항기, 코일, 변환기, PTC, NTC가 수동 전자 부품으로서 또는 상기 유리 층에 가해질 필터 요소에 대하여 상기 유리 층에 가해지는 것이 가능하다.
본 발명의 특히 유리한 실시예가 기판 상에 3차원 또는 다중층 도전체 시스템의 생산을 제공한다. 이러한 목적을 위하여, 구조화된 유리 층을 증착하는 단계와 적어도 하나의 도전체 구조를 가하는 단계가 여러번 수행된다. 상기 개별적인 유리 층들 및/또는 도전체 구조들이 특히 또한 수동 부품들을 가지는 3차원 도전체 시스템을 생산하기 위하여 상이하게 구조화될 수 있고, 상기 다중층 도전체 시스템의 하나 이상의 개별적인 층들 상에 형성된다. 이러한 경우에, 나중 단계에서 가해지는 도전체 구조가 앞선 단계에서 가해진 도전체 구조의 접촉부 연결 영역에 연결되거나 그와 접촉하여, 이에 의하여 상기 도전체 배치의 두 개의 개별적인 층들 사이에 전기적 연결이 생성되고 상기 개별적인 층들이 서로 전기적으로 링크될 수 있는 것이 유리하게 가능하다. 따라서, 증발 코팅에 의하여 가해지고 각기 가해진 도전체 구조를 가지는 적어도 두 개의 유리 층을 구비하는 다중층 도전체 배치를 가지는 부품을 형성하는 것이 가능하고, 제 1 유리 층 상에 도전체 구조는 비아를 통하여 제 2 유리 층 상에 도전성 구조와 전기적으로 접촉된다.
그러나, 서로 위에 위치된 둘 이상의 비아들 또는 오프셋이 서로 위에 위치된 개별적인 유리 층들에 접촉부 안으로 가해져서, 이에 의하여, 예를 들어 상기 기판의 접촉부 연결 영역이 다수의 유리 층들을 통하여 외부에 접촉되거나 또는 추가적인 층의 도전체 구조에 연결되는 것이 또한 가능하다.
또한, 증발 코팅에 의하여 접촉부 연결 영역 위에 적어도 하나의 개구부를 구비하는 구조화된 유리 층을 증착하는 단계에 대한 절차의 실시예가 제공되는 바, 상기 절차는:
구조화된 중간층을 가하는 단계와, 상기 중간층은 상기 접촉부 연결 영역을 덮으며;
증발 코팅에 의하여 상기 기판 및 상기 기판 상에 나타나는 상기 구조화된 중간층에 유리 층을 가하는 단계와, 상기 유리 층의 두께는 상기 구조화된 중간층의 두께보다 얇으며; 그리고
상기 구조화된 중간층을 제거하는 단계를 포함하고, 상기 구조화된 중간층 상에 위치되는 상기 유리 층의 영역들은 리프트된다.
상기 구조화된 중간층은 예를 들어, 적절한 포토레지스터의 포토리소그라피 구조화에 의하여 생산될 수 있다. 이러한 방식으로, 증발 코팅에 의하여 상기 유리 층은 가하고 그 후 리프트 오프함으로써, 상기 중간층에 의하여 덮어지는 영역에서 잘 정의된, 매끄러운 에지들을 구비한 상기 유리 층의 매우 정확한 구조화가 달성되는 것이 가능하다.
상기 절차의 추가적인 실시예에 따라서, 상기 기판의 마스크는 상기 증발 코팅 공정 동안 타겟과 기판 사이에 위치된 마스크, 예를 들어 상기 기판에 안전하게 붙어있는 마스크에 의하여 이루어진다.
상기 공정의 예는 상기 접촉부 연결 영역에 인접한 영역들에 비하여 도출되고, 증발 코팅에 의하여 상기 유리 층을 가하기에 앞서서 적어도 하나의 접촉부 연결 영역에 가해질 중간층의 구조에 의하여 덮어지는 도전성 물질을 제공한다. 이에 의하여, 도전성이고, 상기 접촉부 연결 영역 상에 상승된 구조를 생산한다. 이러한 단계는 예를 들어, 도전성 물질 층과 함께 포토리소그라피로 구조화되는 중간층에 의하여 달성될 수 있고, 이러한 경우 상기 도전성 물질 층은 상기 중간층과 함께 상기 접촉부 연결 영역을 둘러싸고 있는 영역들로부터 제거된다. 그 후, 상기 유리 층은, 그 두께가 가해지는 도전성 물질의 두께에 실질적으로 대응하는 식으로 증발 코팅에 의하여 유리하게 가해질 수 있고, 이에 의하여 상기 접촉부 연결 영역 위에 상기 유리 층이 리프트 오프된 후에, 실질적으로 평면인 표면이 나타난다.
본 발명의 또 다른 실시예에 따라서, 무엇보다 적어도 하나의 개구부를 가지는 유리 층이 접촉부 연결 영역 바로 위에 또는 유리하게는 측면부 오프셋으로 증착되고, 그 후 상기 유리 층 내의 적어도 하나의 개구부는 도전성 물질로 충전된다. 이에 의하여, 후속적인 하나 이상의 도전성 구조들을 가하는데 기저로서 실질적으로 평면인 표면을 생성하게 된다.
또한, 상기 도전체 구조를 가하는 것은, 음각으로 구조화된 중간층을 가하는 단계와, 그 후 상기 중간층으로 코팅된 상기 기저부 상에 도전성 물질을 증착하는 단계를 포함한다. 이러한 경우, 상기 기저부는 기판 및/또는 하나 이상의 유리 층들이 가해지고 그 위에 도전성 구조들이 배치된 기판을 포함한다. 이러한 중간층은 또한 포토리소그라피적으로 구조화되거나 또는 구조화된 프린팅에 의하여 생산된다.
상기 도전체 구조는, 그 부분에 대하여, 전기적으로 도전성 물질들의 전기도금, 스퍼터링 또는 증발 코팅에 의하여 가해질 수 있고, 상기 절연 유리 층에 의하여 덮어지는 상기 기저부의 표면의 상기 접촉부 연결 영역들에 접촉부를 생성할 수 있다.
상기 기판 자체는 이미 도전성 구조, 예를 들어 배선 형태를 구비한다. 이러한 구조들은 또한 상기 구조화된 유리 층을 증착하는 단계에 앞서서 상기 기판에 직접 유리하게 가해진다. 특히, 그 후, 접촉부 연결 영역이 상기 기판에 직접 가해진 배선 상에 제공되는 것이 가능하고, 그 후 이러한 접촉부 연결 영역이 후속적으로 절연 유리 층에 가해지는 도전체 구조와의 접촉부 안으로 가해지는 것이 가능하다. 이러한 방식으로 무선 주파수 응용들, 또는 다중층 도전체 배치에 적합한 다중층 배선 시스템을 생성하는 것이 가능한 바, 이는 유리 층을 증착하는 단계 및 그 후 적어도 하나의 도전체 구조를 상기 유리 층에 가하는 단계가 수행된 바로 후에, 고주파수 응용들에 적당하다. 물론, 본 명세서에서 유리 층을 증착하는 단계 및 도전체 구조를 가하는 단계를 반복하여 수행함으로써, 3차원 배선 시스템의, 특히 또한 그 안에 집적된 수동 부품들을 구비한 추가적인 층들을 생성하는 것이 또한 가능하다
상기 절차의 다른 실시예에서 따라서, 상기 도전체 구조가 생산되는 경우, 상이한 도전성 및/또는 반도체 물질들을 포함하는 구조들이 가해지는 것이 또한 가능하다. 이러한 경우에, 상기 물질들은 또한 절연 구조에 조합될 수 있다. 이러한 유형의 조합에 의하여 추가적인 수동 및 능동 부품이 상기 절연 중간층 상에 하나 이상의 개별적인 층들에서 생산되게 된다.
상기 기판 상에 단일 층 또는 다중층 도전체 배치가 완성되는 경우, 이전에 가해진 상기 층들을 덮기 위하여 증발 코팅에 의하여 추가적인 마지막 유리 층이 증착되는 것이 또한 가능하다. 상기 기판 상에 도전체 배치의 접촉부 연결을 허용하기 위하여, 상기 마지막 유리 층을 통하여 적어도 하나의 비아를 생성하는 것이 유리하게 가능하다. 이러한 유리 층은 그 아래에 상기 도전체 배치의 유리 층들과 같은 방식으로 생산될 수 있다. 이러한 추가적인 층은 상기 도전체 배치를 외부와 절연시키는 절연층으로서 작용할 수 있다. 또한, 증발 코팅에 의하여 증착되는 유리 층은 또한 상기 부품의 유리 구조 패키징을 위한 캡슐화에 명맥히 적합하다.
또한, 예를 들어 상기 부품이 SMT 회로 보드에 보안되고, 연결되도록 하기 위하여 납땜 비드(soldering bead)(17)가 외부 유리 층 내의 비아에 가해질 수 있고, 바람직하게는 납땜 비드의 배치들이 다중 비아들에 가해질 수 있다.
또한, 본 발명의 일 실시예에 따라서, 예를 들어 집적된 반도체 회로의 형태로 활성 반도체 영역을 구비한 반도체 기판을 포함하는 기판이 제공된다. 이러한 경우에, 적어도 하나의 도전체 구조는 그것이 가해지는 동안 상기 활성 반도체 영역 상의 연결 위치들에 연결될 수 있다.
지금까지는, 예를 들어 LTCC 모듈에서, 개별적인 반도체 빌딩(building) 블럭들을 세라믹에서 캐비티들 내의 모놀리식(monolothic) 형태로 집적하는 경로가 채택되었고, 이에 의하여 상기 세라믹은 상기 반도체 빌딩 블럭들에 대한 캐리어를 형성한다. 반면에, 본 발명은 반대의 경로가 채택되는 것을 가능하게 하여, 상기 도전체 배치가 칩에 직접 가해지고, 그러므로 상기 칩이 상기 반도체 배치에 대한 캐리어로서 작용한다.
다른 실시예에 따라, 활성 반도체 영역이 상기 기판의 제 1 면 상에 배치되고, 접촉부 연결 영역 상에 적어도 하나의 개구부를 가지는 구조화된 유리 층의 증착이 상기 기판 상에 증발 코팅에 의하여 수행되고, 상기 유리 층에 도전체 구조를 가하는 것이 상기 기판의 상기 제 1 면 상에서 발생된다. 따라서, 이러한 경우에, 증발 코팅에 의하여 가해지는 유리를 포함하는 적어도 하나의 절연 중간층을 구비한 가해지는 도전체 배치는 반도체 빌딩 블럭의 상기 활성 면을 덮는다. 이는 짧은 라인 경로를 허용하여, 그러므로 무엇보다도 상기 방사 손실을 감소시킨다.
본 발명의 다른 실시예는 제 2 면에 가해지는 유리 층 및 도전체 구조를 제공하는 바, 상기 제 2 면은 적어도 하나의 활성 반도체 영역을 가지는 상기 제 1 면에 대향하는 면이다. 상기 활성 반도체 영역을 상기 도전체 구조를 가지는 도전체 배치에 연결하기 위하여 비아들이 상기 기판을 통해 제공되고, 상기 비아들은 상기 활성 반도체 영역에 대한 상기 제 1 면 상에 배치된 접촉부 위치에 연결된다. 그 후, 상기 제 2 면상의 부분에 대한 비아는 상기 도전체 구조가 가해지는 때 상기 도전체 구조에 연결된다. 이러한 실시예는 그중에서도 특히 이러한 유형의 다수의 칩들이 스택되어 상기 스택이 상기 활성 반도체 영역에 대향하는 면 상에서 쉬프트되는 접촉부들을 요구하는 경우에 특히 유리하다.
물론, 상기 기판이 한 면에도 도전체 배치를 구비하지 않는 것도 가능하다. 본 발명의 다른 실시예에서, 상기 부품은 두 개의 대향하는 면들 상에 도전체 배치를 구비한다. 이러한 경우에, 다른 실시예들과 같이, 상기 도전체 배치는 증발 코팅에 의하여 가해지는 유리의 유리 층을 포함하고, 상기 유리 층은 상기 유리 층 하부에 위치하는 접촉부 연결 영역과 전기적으로 접촉하는 비아를 가지는 적어도 하나의 개구부를 구비하고, 그리고 상기 유리 층 상의 적어도 하나의 도전체 구조는 상기 비아에 접촉된다.
또한, 증발 코팅에 의하여 상기 유리 층이 가해지는 동안, 상기 기판이 50℃ 내지 200℃에, 바람직하게는 80℃ 내지 120℃에 유지되는 것이 유리하다고 증명되었다. 상기 기판을 가열하는 것은 그중에서도 특히 기계적 응력(mechanical stress)의 형성을 방지한다. 중간정도의 가열은 또한 상기 유리 층들의 형태학(morphology)에 또한 유리하고; 그러한 기판 온도에서, 특히 공극없는 유리 층들을 생산하는 것이 가능하였다.
10-4mbar의 범위에, 바람직하게는 10-5mbar 또는 이하의 범위에서 유지되는 증발 코팅 챔버 내의 기저 압력(base pressure)은 요구되는 층 품질에 긍정적인 영향을 준다.
상기 기판 상에 낮은 공극 밀도를 가지는 연속적인 유리 층들을 생산하기 위하여, 코팅될 기판의 표면이 50㎛보다 작은 표면 거칠기를 가지는 것이 편리하다.
본 발명에 따른 공정의 또 다른 실시예에서, 유리 층이 분마다 적어도 0.5㎛ 층 두께의 증착율로 증발 코팅에 의하여 가해진다. 이러한 높은 증착율은 상기 유리 층들의 층 품질에 대한 손상 없이 쉽게 달성될 수 있고, 구현되는데 짧은 생산 시간을 허용한다. 반면에, 예를 들어, 스퍼터링과 같은 다른 진공 증착 과정들은 분당 몇 나노미터의 증착율을 달성할 뿐이다. 임의의 응용에 따라서, 증발 코팅 유리 층의 두께는 0.05㎛ 내지 1.5mm, 바람직하게는 0.1㎛ 내지 0.1mm이다.
적어도 이원 시스템의 물질들을 포함하는 임의의 유리들이 유리구조 또는 유리 층들로서 다시 증발되거나 증착될 수 있는 증발 코팅 유리 또는 유리 물질로서 적합하다. 이러한 유형의 유리의 증발에 의하여 증착된 유리 층들은 그들의 적은 결함 때문에 좋은 캡슐화 및 무선 주파수 특성들을 가진다.
본 발명에 따른 절차를 보다 효율적으로 만들고, 상기 생산 절차를 신속하게 하기 위하여, 본 발명의 다른 실시예에 따라 상기 기판이 여전히 상기 웨이퍼에 결합되어 있는 동안 코팅되는 것이 가능하다. 개별적인 부품들을 그 후 상기 기판을 분할함으로써 획득된다.
적합한 기판 물질은, 그중에서도 특히, 실리콘, 세라믹, 유리 또는 플라스틱도 포함한다. 합성체 물질, 예를 들어 유리-플라스틱 적층구조, 특히 집적된 도전체 배치들과 함께 그것들을 포함하는 것을 사용하는 것이 또한 가능하다. 실리콘 뿐만 아니라, 예를 들어 갈륨 비소와 같은 다른 반도체 물질를 사용하는 것도 가능하다. 실리콘, 세라믹 및 유리가, 증발 코팅에 의하여 가해지는 유리의 열 팽창 계수와 매우 유사한 열 팽창 계수를 가지기 때문에 특히 적당한 기판 물질들이다.
본 출원인에 의하여 같은 날짜에 출원된 국제 출원, 발명의 명칭 "Glass material for radio-frequency application"은 본 장에서 설명된 절차 및 부품에 또한 사용될 수 있는 유리 물질을 설명하고 있고, 본 장에서 개시된 유리 물질에 관한 발명의 명칭 "Glass material for radio-frequency application"의 명세서의 내용은 본 명세서에 참조로서 인용되었다.
하기에서 본 발명은 예시적인 실시예들 및 도면을 예로 들어 보다 자세히 설명되고, 여기서 동일하거나 유사한 성분들은 동일한 참조 번호로 표시되고, 다양한 실시예들의 특성들을 서로간에 조합가능하다.
참조 부호들의 리스트
1 기판
2 반도체 웨이퍼
3 기판(1)의 제 1 면
4, 41, 42 도전체 배치
5 기판(1)의 제 2 면
6 기판(1) 상에 도전체 구조들을 가지는 층
61 - 64 층(6)의 도전체 구조들
71 - 74 접촉부 연결 영역들
8 접촉부 연결 영역들(71-74) 내의 개구부들
9, 91 - 93 증발 코팅 유리 층
10 부품
11, 100, 111 도전체 구조들을 가지는 층
112, 113 도전체 구조들
13 마지막 증발 코팅 유리 층
14 증발 코팅 유리 캡슐화 층
15 비아
17 납땜 비드
19 도전성 물질
21 중간층의 레지스트 구조들
23 수동 전자 부품
25 도전체 층
27 사진적으로 구조화가능한 중간층
29 분리 축
31 플라스틱 덮개부
33 활성 반도체 영역
35 영역(33)의 연결 위치
37 기판(1)을 통한 비아
39 패시배이션 층
43 비아(37)의 도전성 충전제
75, 76 접촉부 연결 영역들
90 레지스트 구조 상에 증발 코팅 유리 층 영역
도 1은 본 발명에 따른 부품의 제 1 실시예의 단순화된 단면도를 도시하는 바, 이는 전체적으로 참조 번호 10으로 표시되고, 제 1면(3) 및 상기 제 1면에 대향하는 면(5)을 가지는 기판(1)과, 상기 기판의 상기 제 1면(3) 상에 배치된 참조 번호 4로 전체적으로 표시된 무선 주파수 도전성 배열을 구비한다. 층(6)은 상기 기판(1) 상에 배치된 도전성 구조들(61-64)을 포함한다. 상기 도전성 구조들(61-64)은, 예를 들어 배선들 일 수 있다. 또한, 임의의 도전성 구조들(61-64)은 또한 수동성 전자 부품들로서 형성될 수 있다. 접촉부 연결 영역들(71-74)이 상기 기판(1)의 상기 제 1 면(3) 상에 이러한 도전성 구조들(61-64) 상에 정의된다. 상기 층(6)의 도전성 구조들이 가해진 후에, 절연 유리 층(9)이 증발 코팅에 의하여 상기 기판(1)의 상기 제 1 면(3) 상에 구조화된 형태로 증착되어, 이러한 유리 층은 상기 접촉부 연결 영역들(71-74) 위에 개구부들(8)을 가진다. 이러한 개구부들(8)은 도전성 물질들(19)로 충전되어, 도전성 충전체들과 함께 개구부들이 상기 절연 유리 층(9)을 통하여 비아들을 각각의 경우에서 생성한다. 추가적인 도전성 구조들(111, 112, 113)을 가지는 층(11)이 상기 유리 층(9) 상에 증착된다. 상기 도전성 구조들(111, 112, 113) 각각은 적어도 하나의 비아들과 접촉하여, 상기 도전성 구조들(111, 112, 113)은 상기 층(6)의 상기 도전성 구조들(61- 64)에 전기적으로 연결된다. 결과적으로, 상기 기판은 다중층 도전성 배치를 가지고, 절연 유리 층(9)에 의하여 서로 분리되어 있는 상기 개별적인 층들(6 및 11)은 우수한 무선 주파수 특성들을 가지게 된다.
하기의 무게 퍼센트의 합성 범위를 가지는 유리들이 본 발명에 따른 부품(10)에 대한 증발 코팅 유리로서 특히 적합하다는 점이 증명되었다.
성분들 분류 1 분류 2
SiO2 75-85 65-75
B2O3 10-15 20-30
Na2O 1-5 0.1-1
Li2O 0.1-1 0.1-1
K2O 0.1-1 0.5-5
Al2O3 1-5 0.5-5
이러한 그룹들로부터 하기의 무게 퍼센트의 합성물을 가지는 바람직한 증발 코팅 유리들이 Schott사에 의하여 생산되는 유리들이다.
성분들 분류 1 분류 2
SiO2 84.1 71
B2O3 11.0 26
Na2O ≒0.2 0.5
Li2O ≒0.3 0.5
K2O ≒0.3 1.0
Al2O3 0.5 1.0
바람직하게 사용되는 상기 유리들은 하기의 표에서 보이는 특성들을 구비한다.
특성들 분류 1 분류 2
α20-300[10-6K-1] 2.75 3.2
밀도 (gcm-3) 2.201 2.12
변형 온도 [℃] 562 466
굴절률(nd) 1.469 1.465
ISO 719에 따른 내수성 등급 1 2
DIN 12 166에 따른 내산성 등급 1 2
DIN 52322에 따른 내알칼리성 등급 2 3
유전 상수(25℃) 4.7(1MHz) 3.9(40MHz)
tanδ(25℃) 45×10-4(1MHz) 26×10-4(40MHz)
본 명세서의 하기에서, 분류 1은 유리 8329, 분류 2는 G018-189로서 지칭된다.
상기 도전성 구조들(111, 112, 113)에 대한 외부의 절연체로서 작용하는 추가적인 마지막 증발 코팅 유리 층(13)이 상기 도전성 구조들(111, 112, 113)을 포함하는 상기 층(11) 상에 증착된다. 이러한 도전성 구조들의 접촉부 연결을 허용하기 위하여, 상기 도전성 구조들(111, 112, 113)에 접촉된 또한 추가적인 비아들(15)이 상기 마지막 증발 코팅 유리 층(13)에 나타난다. 또한, 예를 들어 상기 부품(10)이 SMT 회로 보드에 보안되고, 연결되도록 하기 위하여 상기 비아들(15)에 납땜 비드(soldering bead)(17)가 가해진다.
도 2는 본 발명에 따른 부품(10)의 다른 실시예의 단면도를 도시한다. 이러한 실시예는 두 개의 대향하는 면들(3 및 5) 상에 각기 무선 주파수 도전체 배치(41 및 42)를 구비한다. 상기 도전체 배치들(41 및 42)은 도 1에 도시된 실시예의 도전체 구조(4)와 유사한 구성이다.
상세하게, 상기 도전체 배치들(41 및 42)은 또한 각각의 경우에서 개구부들 아래에 배치된 접촉부 연결 영역들과 전기적으로 접촉할 목적을 위하여 도전성 물질이 존재하는 개구부들과 함께 증발 코팅에 의하여 가해지는 유리의 유리 층(9)을 구비하게 된다. 도전성 구조들을 구비한, 층들의 부분이 상기 비아들에 접촉하고 있는 상기 층들(6)은 각 경우마다 상기 도전체 배치(41 및 42)의 유리 층들(9) 상에 배치된다. 또한 도 1에 도시된 실시예에서와 같이, 상기 유리 층(9) 상의 도전체 구조들은 추가적인 마지막 증발 코팅 유리 층들(13)로 덮어지는 바, 여기서 상기 부품의 연결을 위한 비아(15)들이 존재한다.
도 3A 내지 도 3G는 본 발명에 따른 공정의 일 실시예에 따른 본 발명의 부품들의 생산에 포함된 단계들을 도시하기 위하여 단면도를 도시한다.
도 3A는 제 1 공정 단계가 행해지는 기판(1)을 도시하는 바, 여기서 층(6)은 배선에 특히 적합한 도전체 구조들(61-64)을 포함하고, 도전체 구조들(61-64)은 무선 주파수 도전체 배치가 가해지는 면 상에 생성된다. 이러한 도전체 구조들은, 예를 들어, 도 3A에 도시되지 않은 상기 기판의 전자 부품들의 접촉 위치들일 수 있거나, 또는 그러한 접촉부 위치들에 연결될 수 있다.
그 후, 추가적인 공정 단계에서, 유리 층이 증착되고, 이러한 유리 층은 기판 아래 표면의 접촉부 연결 영역들(71-74) 위에 개구부들을 가진다. 이러한 목적을 위하여, 무엇보다도, 도 3B에 도시된 바와 같이, 추가적인 단계에서 대응하는 접촉부 연결 구조들(71-74)을 덮는 구조들(21)을 구비하는 구조화된 중간층이 가해진다. 이는 적합한 포토레지스트 코팅의 포토리소그라피 구조화에 의하여 이루어지는 것이 바람직하다. 그러나 대안적으로, 예를 들어 상기 구조들(21)을 생산하는데 상기 표면의 프린팅과 같은 다른 공정을 사용하는 것이 또한 가능하다.
그 후, 도 3C에 도시된 바와 같이, 유리 층(9)이 증발 코팅에 의하여 가해지고, 이러한 유리 층은 접촉부 연결 영역들(71-74)과 상기 하부 표면의 주변 영역들 모두를 덮고, 상기 유리 층은 상기 중간층의 구조들(21)에 의하여 덮어진다. 본 명세서에서, 상기 유리 층(9)은 상기 구조화된 중간층 보다 두께가 얇은 것이 바람직하다. 그 후, 상기 중간층은 제거되고, 상기 유리 층(9)의 영역들(90)로 상기 중간층의 구조들(21)을 덮거나, 구조화된 중간층 상에 위치된 상기 유리 층(9)의 영역들(90)이 리프트오프된다.
도 3D는 이러한 단계가 이어지는 기판을 도시하는 바, 따라서 이제 상기 표면 아래의 접촉부 연결 영역들(71-74) 위에 개구부들(8)을 가지는 유리 층(9)을 도시한다. 그 후, 도 3E에 도시된 바와 같이, 상기 개구부들(8)은 예를 들어 도전성 물질들(19)로 충전될 수 있다. 그 후, 도전체 구조들(111, 112, 113) 및 수동 부품들(23)을 포함하는 층(11)이 도 3F에 도시된 바와 같이 상기 유리 층(9)에 가해질 수 있다. 예를 들어, 상기 부품들(23)은 축전기, 저항기, 코일, 변환기, PTC, NTC 또는 필터 요소를 포함한다. 축전기들 및 코일들은 또한 서로의 상부에 위치된 개별적인 층들의 도전체 구조들에 의하여 실현되고, 증발 코팅 유리 층에 의하여 서로로부터 절연된다. 예를 들어, 상기 개별적인 층(6)의 도전체 구조들 및 상기 층 위에 위치된 개별적인 층(11)의 추가적인 도전체 구조가 이러한 목적을 위하여 사용될 수 있다.
상기 도전체 구조들은 예를 들어 추가적인 음각 구조화된 중간층을 가하거나 전기적으로 도전성 물질을 증착함으로서 가해질 수 있고, 상기 도전성 구조들(111, 112, 113)이 상기 개구부(8)들 안에 도전성 물질(19)을 가진 접촉부 안으로 유입되므로, 이에 의하여 개별적으로 연관된 접촉부 연결 영역들(71-74)과의 전기적 연결부 또는 전기적 접촉부가 또한 생산된다.
상기 도전체 구조들은 예를 들어 다른 물질들을 사용하여 다수의 단계들에서 수행하여 도전체 구조들을 가함으로써 다른 도전성 물질들을 포함하는 구조들을 구비하거나 또는 반도체 물질들을 또한 포함할 수 있다. 이에 의하여 상기 반도체 배치 내에 추가적인 기능성들이 집적될 수 있게 허용하고, 예를 들어 이에 의하여 반도체-금속 접촉부들 또는 열전기 접촉부들을 생성할 수 있다.
도 3E에 도시된 도전성 물질(19)을 사용하여 상기 유리 층(9)을 통하여 비아들을 생산하고, 도 3F에 도시된 도전성 구조들을 가하는 것은 단일 단계에서 수행될 수 있다. 예를 들어, 상기 도전체 구조들(19)은 전기도금에 의하여 생산될 수 있고, 이에 의하여 상기 접촉부 연결 영역들(71-74)로부터 시작하여 처음으로 증착되는 물질이 상기 개구부(8)를 충전하고, 그 후 상기 유리 층(9)의 표면상에서 계속하여 성장하는 바, 여기서 상기 도전체 구조들을 형성하고, 또한 의도되는 경우 상기 수동 부품들(23)을 형성할 수 있다. 상기 도전체 구조들(111, 112, 113)은 증발 코팅 또는 스퍼터링에 의하여 생산되는 것이 가능하고, 이러한 경우에 상기 접촉부 연결 영역들(71-74) 및 상기 개구부(8)들의 변부가 코팅되는 것도 역시 가능하여, 이에 의하여 대응하는 도전체 구조들이 상기 접촉부 연결 영역들(71-74)을 가지는 전기적 접촉부들 안으로 유입된다.
상기 중간층은 그 후 다시 제거되고, 상기 중간층 상에 증착되었던 도전성 물질은 또한 리프트 오프되고, 상기 유리 층(9)의 표면을 포함하는, 상기 의도된 도전체 구조들 및 임의의 가해진 부품들은 그 곳에 남게된다.
도 3B 내지 도 3F에 도시된 단계들은 상기 반도체 기판 상에, 예를 들어 유리 G018-189과 같은 본 발명에 따른 유리 물질을 사용하여 증발 코팅에 의하여, 접촉부 연결 영역들 위에 개구부들을 가지는 구조화된 유리 층을 증착하고 도전성 구조들을 가하는 것으로, 이러한 단계들은 상기 도전성 배치의 추가적인 층들을 생산하기 위하여 반복될 수 있다. 이러한 경우에, 나중 단계에서 가해지는 도전체 구조는 앞선 단계에서 가해진 도전체 구조의 접촉부 연결 영역과 접촉부할 수 있다.
이러한 목적을 위하여, 일단 다시 도 3F 내지 도 3G에 도시된 바와 같이, 구조들(21)을 가지는 중간층이 상기 코팅된 층(1)의 표면의 의도된 접촉부 연결 영역들(75, 76)에 가해지고, 상기 접촉부 연결 영역들은 유리하게 가해진 도전체 구조들 상에 또는 비아들 상에 위치된다. 그 후, 상기 유리 층(91)내의 개구부들을 통하여 비아들을 가지는 추가적인 절연 유리 층(91)이 상기 접촉부 연결 영역들(75, 76) 위에 생산되고, 상기 생산은 도 3C 내지 도 3E에 관련되어 설명된 공정 단계들과 유사하게 수행된다.
도 4A 내지 도 4E는 도 3B 내지 도 3E에 도시된 본 발명에 따른 공정 단계들의 변형을 도시한다. 본 발명에 따른 공정의 이러한 변형은 증발 코팅에 의하여 상기 유리 층이 가해지기 전에 상기 접촉부 연결 영역들에 가해지는 도전성 물질에 근거하고, 상기 도전성 물질은 상기 개별적인 접촉부 연결 영역에 인접한 영역들에 관하여 도출되고 그리고 상기 중간층의 구조들에 의하여 덮어진다. 이러한 도전성 물질은 이어서 상기 비아들 형성한다.
상세하게, 도 3A에서와 같이 기판(1)으로부터 시작하여, 도전성 층(25)이 형성되고, 이어서 도 4A에 도시된 바와 같이 포터리소그라피로 구조화가능한 중간층(27)이 형성된다.
도 4B는 상기 중간층(27)의 포토리소그라피에 의한 구조화 후에 기판을 도시한다. 상기 층은 의도된 접촉부 연결 영역들(71-74)을 덮는 구조들(21)이 그대로 남아있는 방식으로 구조화된다. 그 후, 도 4C에 도시된 바와 같이, 상기 도전성 층(25)이 상기 접촉부 연결 영역들(71-74) 주변의 덮어지지 않은 영역들로부터 제거된다. 이는 예를 들어, 식각에 의하여 수행될 수 있다. 따라서, 상기 접촉부 연결 영역들(71-74)은 상기 개별적인 접촉부 연결 영역에 인접한 영역들에 대하여 상승되거나 또는 도출되고, 각 경우마다 상기 중간층(27)의 구조(21)에 의하여 덮어진다.
그 후, 도 4D에 도시된 바와 같이, 상기 절연 유리 층(9)이 본 발명에 따른 유리 물질의 증발을 통하여 증발 코팅으로 가해지는데, 상기 유리 층(9)의 두께는 상기 상승된 도전성 물질(19)의 두께에 거의 대응하는 식으로 선택되는 것이 바람직하다. 마지막으로, 상기 중간층의 구조들(21)이 예를 들어 적당한 용매를 사용하여 제거되고, 이러한 공정에서, 상기 구조들(21)을 덮는 상기 유리 층(9)의 영역들(90)이 리프트 오프된다. 결과적으로, 기판은 개구부들에 위치되는 도전성 물질의 형태로, 상기 개별적인 접촉부 연결 영역들 및 비아들 위에 개구부들을 가지는 유리 층을 구비한다. 이러한 공정 상태가 도 4E에 도시된다. 상기 유리 층(9)의 층 두께가 상기 도전성 물질(19)의 두께에 일치되도록 적당하게 선택한 결과로서, 상기 도전성 물질의 표면 및 상기 유리 층(9)의 표면은 대략 같은 높이가 되고, 결과적으로 평면인 표면이 된다. 그 후, 도 3F 내지 도 3G에 설명된 바와 같은 공정이 계속되고, 여기서 도 3G에서의 제 2 유리 층(91) 및 임의의 추가적인 유리층들이 도 4A 내지 도 4E에 설명된 것과 같거나 유사한 방식으로 비아들과 함께 생산될 수 있다.
상기 공정의 유리한 실시예에 따라서, 여전히 기판들이 웨이퍼에 결합된 상태로 기판을 코팅함으로써 상기 부품들(10)이 생산된다. 이러한 측면에서, 도 5 내지 도 7은 코팅된 웨이퍼들(2)의 다양한 실시예들을 도시하고, 상기 부품들은 상기 웨이퍼로부터 개별적인 기판들(1)을 분리함으로써 얻어진다.
도 5는 반도체 웨이퍼(2)가 연속적인 유리 및 배선 층들을 구비하는 본 발명의 일 실시예를 도시한다. 이러한 목적을 위하여 사용되는 상기 웨이퍼 물질은 바람직하게는 실리콘인 바, 이는 이러한 물질이 상기 증발 코팅 유리의 열 팽창 계수에 매우 잘 매치되는 열 팽창 계수를 가지기 때문이다. 일단 상기 웨이퍼에 여전히 결합되는 동안 코팅되는 경우, 그리고 도 5에 도시된 공정 상태가 생산되는 경우, 궁극적으로 무선 주파수 응용들에 적합할 수 있는 도전체 구조를 가진 부품(10)들을 얻기 위하여, 상기 개별적인 기판들(1)이 상기 의도된 분리 축(29)을 따라서 분할함으로써 분리된다.
제 1 면(3) 상에서, 상기 웨이퍼(2)는 연결 위치들(35)에 연결되는 개별적인 활성 반도체 영역들(33)을 가진다.
본 발명의 이러한 실시예에서, 상기 도전체 배치(4)는 상기 웨이퍼(2)의 제 2면(5) 상에 배치되거나, 상기 웨이퍼(2)의 기판(1)의 제 2면(5) 상에 배치되고, 이러한 제 2 면은 활성 반도체 영역들(33)을 가지는 상기 제 1 면에 대향하는 면이다.
상기 도전체 배치(4)가 명료화를 위하여 단순화된 형태로 도시되었는 바, 그 중에서도 특히 모든 도전체 구조들이 참조 번호(100)로 표시된다. 상기 도전체 배치(4)의 개별적인 층들은 도 3A 내지 도 3G 및/또는 도 4A 내지 도 4E에서 설명된 바와 같이 유리하게 생산될 수 있다. 특히, 도 5에 도시된 상기 반도체 배치(4)는 또한 다중층 형태로 생산될 수 있고, 따라서 이러한 목적을 위하여 구조화된 유리 층을 증착하는 단계 및 도전체 구조들(100)을 가하는 단계는 대응적으로 여러번 수행되고, 나중 단계에서 가해지는 도전체 구조(100)는 앞선 단계에서 가해지는 도전체 구조(100)의 접촉부 연결 영역과 접촉할 수 있다.
또한, 상기 기판(1)을 통하여 상기 연결 위치들(35)에 전기적으로 연결된 비아들(37)이 상기 웨이퍼(2) 안으로 가해진다. 상기 비아는 바람직하게 금속성 연결 위치들(35)까지 상기 제 2 면(5)으로부터 상기 웨이퍼 안으로 피트들을 식각함으로써 생산되는 것이 바람직하고, 상기 금속성 연결 위치들은 식각 정지부로서 작용한다. 그 후, 패시베이션 층(39)이 상기 식각 피트의 웰들 상에 생산되고, 상기 식각 피트는 도전성 물질(43)로 충전된다. 상기 비아(37)들의 상기 면(3) 상에 덮어진 상기 도전성 물질(43)은 상기 도전체 배치(4)의 도전체 구조(100)에 대한 접촉부 연결 영역으로서 작용한다.
또한, 상기 비아들을 구비하는 상기 제 2 변(5)의 표면 영역들은 상기 도전체 배치(4)의 임의의 도전체 구조들(100)에 대한 접촉부 연결 영역들로서 사용된다. 이러한 도전체 구조들(100)이 앞서 증착된 유리 층(9)에 가해지는 동안 상기 접촉부 연결 영역들과의 접촉부를 생성하는 경우, 따라서 상기 도전체 구조들은 상기 기판(1)의 상기 제 1 면 상에서 상기 연결 위치들(35)에 전기적으로 연결된다. 이러한 방식으로, 그 후, 상기 활성 반도체 영역들(33)이 상기 도전체 배치를 통하여 공급될 수 있고, 상기 활성 반도체 영역들로부터의 전기 신호들이 상기 도전체 배치(4)의 도전체 구조들(100)로 방출될 수 있다.
상기 웨이퍼로부터 분리함으로써 후속적으로 얻어지는 부품들을 캡슐화하고 보호하기 위하여, 도 5에 도시된 실시예는 증발 코팅 유리의 추가적인 캡슐화 층(14) 및 상기 면(3) 상에 플라스틱 덮개(31)를 또한 구비한다.
도 6은 본 발명의 다른 실시예를 도시하는 바, 유사하게 상기 웨이퍼에 결합된 기판들이 도전체 배치(4)로 덮어져 있다. 본 발명의 이러한 실시예는 도 5에 도시된 실시예와 유사하다. 개별적인 기판들(1)에 할당된 활성 반도체 구조들(33)을 구비한 반도체 웨이퍼(2)가 도 6에 도시된 실시예에서 또한 사용된다. 도 5에 도시된 실시예에서와 같이, 도전체 구조들(100)을 상기 도전체 배치(4)의 상기 제 1 유리 층(9)에 가하는 동안, 상기 활성 반도체 영역들(33)의 연결 위치들(35)이 도전체 구조들(100)에 연결된다.
그러나, 도 5에 도시된 실시예와는 다르게, 상기 도전체 배치(4)의 유리 층들(9, 19, 92, 93 및 13)은 상기 기판의 제 1 면(3)에 증발 코팅에 의하여 가해지고, 상기 활성 반도체 영역들(33)이 또한 그 위에 배치된다. 상기 도전체 배치(4)의 하부 유리 층(9) 내의 비아들(15)이 상기 접촉부 위치들(35)에 직접 가해지고, 따라서, 상기 접촉부 위치들(35)은 상기 제 1 유리 층(9) 상에 대응하는 도전체 구조들(100)에 대한 상기 기판(1)의 접촉부 연결 영역들을 형성한다.
도 5 및 도 6에서 예시된 바와 같이, 상기 코팅된 웨이퍼(2)로부터 분리됨으로써 얻어지는 부품들(10)은 10GHz 이상의 주파수, 특히 40GHz 또는 그 이상의 영역의 주파수에 대한 무선 주파수 전송/수신 모듈로서 설계된다.
도 7은 본 발명에 따라서 여전히 상기 웨이퍼에 결합된 무선 주파수 도전체 배치(4)를 구비하고 있는 기판(1)의 또다른 실시예를 도시한다. 상기 도전체 배치(4)는 유리 층들(9, 91, 92, 93, 13) 및, 이러한 경우에 그 기판(1)이 유사하게 비아들(37)을 가지는 웨이퍼에 가해진 도전체 구조들(100)을 포함한다. 기판(1) 및 도전체 배치(4)를 구비한 부품들(10)은, 웨이퍼로부터 분리된 후에, 상기 부품들(10)의 외부 접촉부 위치들에 연결될 수 있는 다른 부품들에 대한 무선 주파수 재배선(rewiring) 기판으로서 작용한다. 이러한 목적을 위하여, 상기 외부 접촉부 위치들이 예를 들어 납땜 비드와 함께 제공되고, 이에 의하여 추가적인 부품들이 표면 장착 기술(surface-mounting technology)을 사용하여 장착 및 연결될 수 있다. 이러한 경우에서, 상기 기판(1)은 임의의 활성 부품들도 가지지 않는다. 따라서, 상기 기판 웨이퍼(2)는 예를 들어 유리 또는 플라스틱과 같은 절연 물질로 또한 제작될 수 있다. 상기 부품들(10)의 웨이퍼 또는 기판(1)에 대한 물질로서 특히 적합한 유리는 BorofloatR33 유리인 바, 이는 바람직한 증발 코팅 유리의 열 팽창 계수에 실제로 일치하는 열 팽창 계수를 가진다.
도 8은 RF 특성들의 특성화를 위하여, 측정된 테스트 구조들의 층 두께를 포함하는 도식적인 층 배치를 도시한다. 도 9 및 도 10은 개방되고 및 매설된 공면 도파관(coplanar waveguide)의 실제적인 구조를 도시한다. 산란(scatter) 파라미터들(S12, S21, S11 및 S22)의 하기의 측정들은 이러한 구조들에 근거하여 이루어진다. 도 12 내지 도 23에 도시된, 선택된 측정들에 대한 시료지정은 도 11에 도시된 표에 나타난다.
도 12 내지 도 14는 상기 산란 파라미터들(S11 및 S22, S12 및 S21)의 크기를 도시하고, 개방된 공면 도파관의 상기 산란 파라미터들(S12 및 S21)의 위상 프로필은 알루미늄 배선 사이에 절연체로서 유리 8329를 사용한 것이다. 상기 산란 파라미터들(S12 및 S21)은 또한 송신 감쇠로서 언급되고, 상기 산란 파라미터(S11 및 S22)은 반사 감쇠로서 언급된다.
도 12는 이러한 시료에서 -20dB 내지 -40dB의 50GHz의 주파수에 이르기까지 신호들의 극히 낮은 반사(S11 및 S22)를 분명하게 나타낸다. 또한 50GHz의 주파수에 이르기까지 산란 파라미터들(S12 및 S21)에 대한 ≤-2dB인 낮은 감쇠 값들이 도 13에 도시된 관측 값들로부터 분명하다. 개별적인 주파수에서 전기 신호의 송신 값들을 나타내는 산란 파라미터들(S21 및 S12)이 50GHz의 주파수에 이르기까지 보여진다. 상기 산란 파라미터(S21)의 선형 위상 분포는 50GHz의 주파수에 이르기까지 매우 낮은 분산을 가진다.
도 12 내지 도 14에 도시된 측정된 값들은 또한 추가적인 시료들 상에 측정이 수행됨으로써 변화될 수 있는 바,
도 15 내지 도 17은 유리 8329로 매설형 공면 도파관에 대하여 측정한 값들을 도시하고,
도 18 내지 도 20은 유리 8329로 개방형 공면 도파관에 대하여 측정한 값들을 도시하고, 그리고
도 21 내지 도 23은 유리 G018-189로 매설형 공면 도파관에 대하여 측정한 값들을 도시한다.
이러한 측정들에 따라서 상기 RF 유리 G018-189를 사용하는 경우, 상기 산란 파라미터들(S12 및 S21)이 보다 낮은 감쇠 경향을 알 수 있다.

Claims (34)

  1. 무선 주파수 응용들에 적합한 도전체 배치(4, 41, 42)를 구비한 부품(10) 생산 절차에 있어서:
    증발 코팅에 의하여 기판(1) 상의 접촉부 연결 영역(71-74) 위에 적어도 하나의 개구부(8)를 구비하는 구조화된 유리 층(9, 91, 92, 93, 13)을 증착하는 단계와;
    상기 유리 층(9, 91, 92, 93)에 적어도 하나의 도전체 구조(100, 111, 112, 113)를 가하는 단계를 포함하고, 상기 도전체 구조는 상기 접촉부 연결 영역(71-74)과 전기적으로 접촉되는 것을 특징으로 하는 부품 생산 절차.
  2. 제 1항에 있어서,
    상기 적어도 하나의 도전체 구조에 접촉되는 적어도 하나의 수동 전자 부품이 상기 유리 층(9, 91, 92, 93) 가해지는 것을 특징으로 하는 부품 생산 절차.
  3. 제 2항에 있어서,
    상기 요소들은 상기 유리 층(9, 91, 92, 93) 상의 축전기, 저항기, 코일, 변환기, PTC, NTC, 필터요소인 것을 특징으로 하는 부품 생산 절차.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    구조화된 유리 층을 증착하는 단계와 적어도 하나의 도전체 구조(111, 112, 113)를 가하는 단계는, 여러번에 걸쳐 수행되며, 나중 단계에서 가해지는 도전체 구조는 앞선 단계에서 가해진 도전체 구조의 접촉부 연결 영역에 접촉되는 것을 특징으로 하는 부품 생산 절차.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    증발 코팅에 의하여 접촉부 연결 영역(71-74) 위에 적어도 하나의 개구부(8)를 구비한 구조화된 유리 층(9, 91, 92, 93, 13)을 증착하는 단계는:
    구조화된 중간층(21)을 가하는 단계와, 상기 층은 상기 접촉부 연결 영역을 덮으며;
    증발 코팅에 의하여 상기 기판 및, 상기 기판 상에 존재하는 구조화된 중간층(21)에, 상기 유리 층(9, 91, 92, 93, 13)을 가하는 단계와, 상기 유리 층(9, 91, 92, 93, 13)의 두께는 상기 구조화된 중간층(21)의 두께보다 얇으며; 그리고
    상기 구조화된 중간층(21)을 제거하는 단계를 포함하고, 상기 구조화된 중간층(21) 상에 위치되는 상기 유리 층(9, 91, 92, 93, 13)의 영역들(90)이 리프트되는 것을 특징으로 하는 부품 생산 절차.
  6. 제 5항에 있어서,
    증발 코팅에 의하여 상기 유리 층을 가하는 것에 앞서, 상기 접촉부 연결 영역들에 인접한 영역들에 대하여 도출된, 도전성 물질(19)이 상기 적어도 하나의 접촉부 연결 영역(71-74)에 가해지고, 이러한 물질(19)은 상기 구조화된 중간층(21)애 의하여 덮어지는 것을 특징으로 하는 부품 생산 절차.
  7. 제 5항 또는 제 6항에 있어서,
    상기 구조화된 중간층(21)은 프린팅 또는 포토리소그라피 구조화에 의하여 생산되는 것을 특징으로 하는 부품 생산 절차.
  8. 전술한 항들 중 어느 한 항에 있어서,
    도전체 구조를 가하는 것은 음각으로 구조화된 중간층을 가하는 단계와 도전성 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 부품 생산 절차.
  9. 전술한 항들 중 어느 한 항에 있어서,
    적어도 하나의 도전성 구조를 가하는 것은 전기 도금, 스퍼터링 또는 증발코팅에 의하여 전기적으로 도전성 물질을 가하는 단계를 포함하는 것을 특징으로 하는 부품 생산 절차.
  10. 전술한 항들 중 어느 한 항에 있어서,
    구조화된 유리 층(9, 91, 92, 93, 13)을 증착하는 단계에 앞서서, 적어도 하나의 도전성 구조, 특히 배선이 상기 기판에 가해지는 것을 특징으로 하는 부품 생산 절차.
  11. 전술한 항들 중 어느 한 항에 있어서,
    적어도 하나의 도전체 구조를 가하는 것은 상이한 도전성 물질들을 포함하는 구조들을 가하는 단계를 포함하는 것을 특징으로 하는 부품 생산 절차.
  12. 전술한 항들 중 어느 한 항에 있어서,
    마지막 유리 층(13)을 증착하고 상기 마지막 유리 층(13)에 적어도 하나의 비아(15)를 생성하는 단계를 포함하는 것을 특징으로 하는 부품 생산 절차.
  13. 제 12항에 있어서
    납땜 비드(17)가 상기 비아(15)에 가해지는 것을 특징으로 하는 부품 생산 절차.
  14. 전술한 항들 중 어느 한 항에 있어서,
    상기 기판(1)은 활성 반도체 영역들(33)을 구비한 반도체 기판을 포함하고, 여기서 상기 적어도 하나의 도전체 구조(100, 111, 112, 113)는 그것이 가해지는 동안 상기 활성 반도체 영역(33)의 연결 위치(35)에 연결되는 것을 특징으로 하는 부품 생산 절차.
  15. 제 14항에 있어서,
    상기 활성 반도체 영역을 상기 기판(1)의 제 1 면(3) 상에 배치되고, 여기서 접촉부 연결 영역(71-74) 상에 적어도 하나의 개구부(8)를 가지는 구조화된 유리 층(9, 91, 92, 93, 13)을 증착하고, 적어도 하나의 도전체 구조(111, 112, 113)를 상기 유리 층(9, 91, 92, 93)에 가하는 것을 상기 기판의 상기 제 1 면(3) 상에서 이루어지는 것을 특징으로 하는 부품 생산 절차.
  16. 제 15항에 있어서,
    상기 활성 반도체 영역(33)은 상기 기판의 제 1 면(3) 상에 배치되고, 상기 제 1 면은 상기 유리 층(9, 91, 92, 93, 13)이 증착되고 상기 도전체 구조(100, 111, 112, 113)가 가해지는 제 2 면(5)에 대향하는 면이며,
    상기 기판(1)을 통하여 상기 제 1 면 상에 연결 위치에 연결되는 적어도 하나의 비아(37)를 가하는 단계를 포함하는 것을 특징으로 하는 부품 생산 절차.
  17. 전술한 항들 중 어느 한 항에 있어서,
    상기 적어도 하나의 도전체 구조(100, 111, 112, 113)는 그것이 가해지는 동안 상기 기판(1)을 통하여 비아(37)에 연결되는 것을 특징으로 하는 부품 생산 절차.
  18. 전술한 항들 중 어느 한 항에 있어서,
    증발 코팅에 의하여 상기 유리 층(9, 91, 92, 93, 13)이 가해지는 동안, 상기 기판(1)은 50℃ 내지 200℃, 바람직하게는 80℃ 내지 120℃에서 유지되는 것을 특징으로 하는 부품 생산 절차.
  19. 전술한 항들 중 어느 한 항에 있어서,
    증발 코팅에 의하여 상기 유리 층(9, 91, 92, 93, 13)이 가해지는 동안 사용되는 압력은 10-4mbar, 바람직하게는 10-4mbar 이하에서 대부분 유지되는 것을 특징으로 하는 부품 생산 절차.
  20. 전술한 항들 중 어느 한 항에 있어서,
    상기 유리 층(9, 91, 92, 93)은 분당 적어도 0.1㎛ 층 두께의 증착율로 증발 코팅에 의하여 가해지는 것을 특징으로 하는 부품 생산 절차.
  21. 전술한 항들 중 어느 한 항에 있어서,
    상기 유리 층(9, 91, 92, 93, 13) 내의 적어도 하나의 개구부(8)는 도전성 물질(19)로 충전되는 것을 특징으로 하는 부품 생산 절차.
  22. 전술한 항들 중 어느 한 항에 있어서,
    상기 기판(1)은 그것이 상기 웨이퍼에 결합되어 있는 동안 코팅되는 것을 특징으로 하는 부품 생산 절차.
  23. 전술한 항들 중 어느 한 항에 있어서,
    증발 코팅에 의하여 상기 유리 층(9, 91, 92, 93, 13)을 가하는 것은 플라즈마 이온 보조 층착(PIAD)에 의하여 이루어지는 것을 특징으로 하는 부품 생산 절차.
  24. 전술한 상들 중 어느 한 항에서의 절차를 사용하여 생산되는 무선 주파수 응용들에 적합한 도전체 배치(4, 41, 42)를 구비한 부품(10)에 있어서:
    적어도 하나의 접촉부 연결 영역(71-74)을 구비한 기판(1)과;
    상기 기판(1)의 적어도 한 면(3, 5) 상에, 상기 접촉부 연결 영역(71-74)과 전기적으로 접촉하는 비아를 가지는 적어도 하나의 개구부(8)를 구비하는, 증발 코팅에 의하여 증착되는 유리의 유리 층과; 그리고
    상기 유리 층(9, 91, 92, 93) 상에 적어도 하나의 도전체 구조(100, 111, 112, 113)를 포함하고, 상기 도전체 구조는 상기 비아에 접촉되는 것을 특징으로 하는 도전체 배치를 구비한 부품.
  25. 제 24항에 있어서,
    상기 유리 층(9, 91, 92, 93, 13) 상에 적어도 하나의 수동 전자 부품(23)을 포함하고, 상기 전자 부품은 상기 적어도 하나의 도전체 구조(100, 111, 112, 113)에 연결되는 것을 특징으로 하는 도전체 배치를 구비한 부품.
  26. 제 25항에 있어서,
    상기 수동 전자 부품(23)은 축전기, 저항기, 코일, 변환기, PTC, NTC, 필터 요소들 중 적어도 하나를 포함하는 것을 특징으로 하는 도전체 배치를 구비한 부품.
  27. 제 24항 내지 제 26항 중 어느 한 항에 있어서,
    증발 코팅에 의하여 가해지고, 각기 그에 가해지는 도전체 구조(100, 111, 112, 113)를 가지는 적어도 두 개의 유리 층들(9, 91, 92, 93)을 구비한 다중층 도전체 배치(4, 41, 42)를 포함하고, 제 1 유리 층 상의 도전체 구조는 비아(15)를 통하여 제 2 유리 층 상의 도전체 구조와 전기적으로 접촉되는 것을 특징으로 하는 도전체 배치를 구비한 부품.
  28. 제 24항 내지 제 27항 중 어느 한 항에 있어서,
    상기 기판(1)은 반도체, 특히 실리콘과 세라믹과 유리 및 플라스틱 중 적어도 하나의 물질을 포함하는 것을 특징으로 하는 도전체 배치를 구비한 부품.
  29. 제 24항 내지 제 28항 중 어느 한 항에 있어서,
    상기 기판(1)은 상기 기판(1)의 제 1 면(3) 상에 적어도 하나의 활성 반도체 영역(33)을 구비한 반도체 기판을 포함하고, 상기 활성 반도체 영역은 상기 적어도 하나의 비아(15)에 연결되는 것을 특징으로 하는 도전체 배치를 구비한 부품.
  30. 제 29항에 있어서,
    상기 구조화된 유리 층(9, 91, 92, 93, 13) 및 상기 유리 층(9, 91, 92, 93, 13) 상의 상기 적어도 하나의 도전체 구조(111, 112, 113)는 상기 기판(1)의 상기 제 1 면(3) 상에 배치되는 것을 특징으로 하는 도전체 배치를 구비한 부품.
  31. 제 30항에 있어서,
    상기 구조화된 유리 층(9, 91, 92, 93, 13) 및 상기 유리 층(9, 91, 92, 93, 13) 상의 상기 적어도 하나의 도전체 구조(111, 112, 113)는 상기 기판(1)의 상기 제 2 면(5) 상에 배치되고, 상기 제 2 면은 상기 제 1 면(3)에 대향하는 면이며,
    상기 기판(1)은 상기 제 1 면(3) 상에 접촉부 위치(35)에 연결된 적어도 하나의 비아(37)를 구비하고, 상기 위치(35)는 상기 유리 층(9, 91, 92, 93, 13)을 통하여 상기 적어도 하나의 비아에 연결되는 것을 특징으로 하는 도전체 배치를 구비한 부품.
  32. 제 24항 내지 제 31항 중 어느 한 항에 있어서,
    상기 기판(1) 및 상기 유리 층(9, 91, 92, 93, 13)은 실질적으로 매치되는 열 팽창 계수를 가지는 것을 특징으로 하는 도전체 배치를 구비한 부품.
  33. 제 24항 내지 제 32항 중 어느 한 항에 있어서,
    증발 코팅에 의하여 증착되는 유리의 상기 유리 층(9, 91, 92, 93)은 0.05㎛ 내지 1.5㎜ 범위의 층 두께, 바람직하게는 0.1㎛ 내지 1㎜ 범위의 층 두께를 가지는 것을 특징으로 하는 도전체 배치를 구비한 부품.
  34. 제 24항 내지 제 33항 중 어느 한 항에 있어서,
    상기 대향하는 면들(3, 5) 상에, 상기 부품(10)은 증발 코팅에 의하여 증착되는 유리의 상기 유리 층(9, 91, 92, 93)을 포함하는 도전체 배치(4, 41, 42)를 구비하고,
    상기 유리 층은 상기 접촉부 연결 영역에 전기적으로 접촉된 비아를 가지는 적어도 하나의 개구부(8)와, 상기 유리 층(9, 91, 92, 93) 상에 상기 비아(15)에 접촉하는 적어도 하나의 도전체 구조(100, 111, 112, 113)를 포함하는 것을 특징으로 하는 도전체 배치를 구비한 부품.
KR10-2004-7018974A 2002-05-23 2003-05-23 고주파수에서 사용하기에 적합한 도전체 구조를 포함하는부품 생산 방법 KR20050024283A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2004-7018974A KR20050024283A (ko) 2002-05-23 2003-05-23 고주파수에서 사용하기에 적합한 도전체 구조를 포함하는부품 생산 방법

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE10222609.1 2002-05-23
EPPCT/EP03/03907 2003-04-15
KR10-2004-7018974A KR20050024283A (ko) 2002-05-23 2003-05-23 고주파수에서 사용하기에 적합한 도전체 구조를 포함하는부품 생산 방법

Publications (1)

Publication Number Publication Date
KR20050024283A true KR20050024283A (ko) 2005-03-10

Family

ID=41784623

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2004-7018974A KR20050024283A (ko) 2002-05-23 2003-05-23 고주파수에서 사용하기에 적합한 도전체 구조를 포함하는부품 생산 방법

Country Status (1)

Country Link
KR (1) KR20050024283A (ko)

Similar Documents

Publication Publication Date Title
US8273671B2 (en) Glass material for radio-frequency applications
US5286926A (en) Integrated circuit package and process for producing same
US6838377B2 (en) High frequency circuit chip and method of producing the same
US7786002B2 (en) Method for producing a component comprising a conductor structure that is suitable for use at high frequencies
EP0692799A2 (en) Trimmable capacitor
US6201307B1 (en) Ceramics for wiring boards and method of producing the same
US8529780B2 (en) Ceramic substrate material, method for the production and use thereof, and antenna or antenna array
US8742262B2 (en) Low temperature co-fired ceramic structure for high frequency applications and process for making same
US5574415A (en) Method of fabricating microwave interconnects and packaging and the interconnects and packaging
McDonald et al. Multilevel interconnections for wafer scale integration
KR20050024283A (ko) 고주파수에서 사용하기에 적합한 도전체 구조를 포함하는부품 생산 방법
KR20050019082A (ko) 고주파수에서 사용을 위한 유리물질
CA3177603C (en) Broadband induction
JP4557382B2 (ja) 配線基板およびその製造方法
Tudanca et al. A low cost manufacturing process for high density hybrid components based on multilayer polyimide/ceramic structures
JPH0677665A (ja) 多層回路基板及びその製法
JPH0661715A (ja) マイクロ波集積回路及びその製造方法
JP2001284489A (ja) 積層回路基板
Holt Thin Film Circuits
JPH1197851A (ja) 多層配線基板
Ikuina et al. 10 Glass–ceramic packages
Kang Characterization of vertical interconnects in three-dimensional monolithic microwave integrated circuits (three-dimensional MMIC)

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination