KR20050015391A

KR20050015391A - Plasma display panel device

Info

Publication number: KR20050015391A
Application number: KR1020030054179A
Authority: KR
Inventors: 이병준
Original assignee: 엘지전자 주식회사
Priority date: 2003-08-05
Filing date: 2003-08-05
Publication date: 2005-02-21

Abstract

PURPOSE: A plasma display panel device is provided to prevent a rise of discharge voltage and erroneous discharge caused due to a temperature rise. CONSTITUTION: A plasma display panel device comprises a lower substrate on which an address electrode(10) is formed; and an upper substrate on which a transparent electrode(20) and a bus electrode(30) are formed. The lower substrate and the upper substrate are spaced apart from each other. The address electrode is arranged to have a width gradually increasing along the sequence of driving of a scan line electrode. Alternatively, the spacing between the bus electrodes gradually decreases along the sequence of driving of the scan line electrode.

Description

Plasma Display Panel Device {PLASMA DISPLAY PANEL DEVICE}

본 발명은 플라즈마 디스플레이 패널 소자에 관한 것으로, 특히 순차적인 스캔 구동 방식의 플라즈마 디스플레이 패널 소자의 하판 어드레스 전극 폭을 조절하여 배치하거나 상판 버스 전극의 배치 간격을 조절하는 것으로 순차적인 스캔 라인의 구동에 따른 방전 전압 상승을 방지하여 온도에 따른 오방전을 개선할 수 있도록 한 플라즈마 디스플레이 패널 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma display panel device. In particular, the lower panel address electrode width of the sequential scan drive type plasma display panel device is controlled by adjusting the width of the lower address electrode or the spacing of the upper bus electrodes. The present invention relates to a plasma display panel device capable of preventing an increase in discharge voltage and thereby improving misdischarge according to temperature.

TFT 액정표시소자(LCD), 유기 EL, FED 등과 함께 차세대 표시 소자로 각광을 받고 있는 플라즈마 디스플레이 패널(Plsama Display Panel 이하, PDP라 칭함)소자는 격벽(barrier rib)에 의해 격리된 방전 셀 내에서 He + Xe,또는 Ne + Xe 가스의 방전시에 발생하는 147nm 의 자외선이 R,G,B 의 형광체를 여기시켜 그 형광체가 여기상태에서 기저상태로 돌아갈 때의 에너지차에 의한 발광현상을 이용하는 표시소자이다. Plasma display panel devices (PLSama Display Panels, hereinafter referred to as PDPs), which are spotlighted as next-generation display devices together with TFT liquid crystal display (LCD), organic EL, and FED, are contained in discharge cells isolated by barrier ribs. 147 nm ultraviolet rays generated during the discharge of He + Xe or Ne + Xe gas excite R, G, B phosphors and use the luminescence caused by the energy difference when the phosphors return from the excited state to the ground state Element.

일반적으로 PDP 소자는 다양한 방식(직류형, 교류형)으로 구분되며, 이들마다 독특한 구조를 가지고 있지만, 기본적으로 방전 셀을 격리시키고 형광체를 형성하기 위해 격벽을 형성하고 있다. 일반적으로 사용되는 격벽의 구조로는 단순히 형광체 별로 셀 영역을 세로 격벽 하나만으로 구분하는 스트라이프(stripe)형 격벽과 셀들을 격자형 격벽으로 독립시켜 구분하는 웰(well)형 격벽이 있으며, 이 중에서 웰형 격벽이 형광체의 도포면적을 증가시켜 휘도를 높이고, 인접 셀간의 광 간섭을 감소시켜 빛의 번짐을 방지하는 측면에서 장점을 가진다. In general, PDP devices are classified into various methods (direct current type and alternating current type), and each of them has a unique structure, but basically, partition walls are formed to isolate discharge cells and form phosphors. Commonly used partition structures include a stripe-type partition that separates cell regions into only one vertical partition for each phosphor, and a well-type partition wall that divides cells into lattice partitions. The barrier rib has an advantage of increasing the coating area of the phosphor to increase luminance and reducing light interference between adjacent cells to prevent light spreading.

도 1은 종래 웰형 격벽을 가지는 플라즈마 디스플레이 소자의 평면도로서, 도시한 바와 같이 어드레스 전극(1)과 웰형 격벽(2)이 형성된 소자 하판과, 상기 어드레스 전극(1)과 수직하게 배치된 투명 전극(3) 및 상기 투명 전극의 도전특성 향상을 위해 상기 투명 전극(3) 상에 위치하는 버스 전극(4)을 구비한 상판을 상기 하판과 이격되게 배치한 후 이를 상부에서 본 것이다. 1 is a plan view of a plasma display device having a conventional well-shaped partition wall, as shown in FIG. 1, an element lower plate on which an address electrode 1 and a well-shaped partition wall 2 are formed, and a transparent electrode disposed perpendicular to the address electrode 1. 3) and an upper plate having a bus electrode 4 positioned on the transparent electrode 3 to be spaced apart from the lower plate in order to improve the conductive properties of the transparent electrode, and then viewed it from above.

상기 형성되는 종래 플라즈마 디스플레이 소자는 전체 패널에 대해 동일한 선폭의 어드레스 전극(1)을 가지며, 버스 전극(4)들의 간격 역시 동일하게 배치된다. 이는 플라즈마 디스플레이 패널의 개략적인 구조를 보인 도 2에서 확인할 수 있다. The conventional plasma display device thus formed has address electrodes 1 of the same line width for the entire panel, and the spacing of the bus electrodes 4 is also arranged in the same manner. This can be seen in FIG. 2 which shows the schematic structure of the plasma display panel.

도 2는 종래 XGA급 플라즈마 디스플레이 소자 패널 구조를 보인 것으로, 1024×768의 해상도를 가지고 있으며 소자를 구성하는 전극의 선폭이나 전극간 간격등이 모든 셀에 대해 동일하게 구성되어 있다. FIG. 2 shows a conventional XGA-class plasma display device panel structure, which has a resolution of 1024 × 768 and the line widths and inter-electrode spacings of the electrodes constituting the device are the same for all cells.

종래 순차적인 스캔라인 구동 방식(ADS(Address Display Period Separated))에 의한 플라즈마 디스플레이 소자의 구동에서, 스캔라인의 구동 범위가 증가하는 경우 스캔라인의 구동이 진행됨에 따라 벽 전압이 점차 낮아지는 현상이 발생하게 된다. 즉, 768개의 스캔라인이 순차적으로 구동되기 때문에 첫번째 스캔라인이 구동되는 시점의 벽전압보다 768번째 스캔라인이 구동되는 시점에서의 벽전압이 낮아지게 되는 것이다. 즉, 최종적으로 구동되는 스캔라인의 벽전압이 어드레스 가능한 최소 벽전압에 근접할 정도로 작아지게 되며, 이는 스캔라인이 뒤로 갈수록 방전 전압이 상승하게 되는 원인이 된다. In the driving of the plasma display device by the conventional sequential scan line driving method (ADS (Address Display Period Separated)), when the driving range of the scan line is increased, the wall voltage gradually decreases as the scan line is driven. Will occur. That is, since the 768 scan lines are sequentially driven, the wall voltage at the time when the 768th scan line is driven is lower than the wall voltage at the time when the first scan line is driven. That is, the wall voltage of the finally driven scan line becomes small enough to approach the minimum addressable wall voltage, which causes the discharge voltage to increase as the scan line goes backwards.

이러한 스캔라인의 구동에 따른 벽전압 감소는 상온에서의 구동에는 큰 문제가 없으나 외부 환경이나 내부적인 구동 시간 등에 따라 고온에서 동작하게 되는 경우 문제를 야기하게 된다. 즉, 고온에서는 시간에 따른 벽 전압 감소가 두드러지게 발생하기 때문에 하위 스캔라인 구동 시 벽전압이 어드레스 가능한 벽전압 이하로 떨어져, 해당 셀이 동작하게 않게되는 현상(cell off)이 발생하게 된다. The reduction of the wall voltage due to the driving of the scan line is not a big problem for driving at room temperature, but it causes a problem when operating at high temperature according to an external environment or an internal driving time. That is, since the wall voltage decreases significantly with time at a high temperature, when the lower scan line is driven, the wall voltage falls below the addressable wall voltage, thereby causing a cell off.

또한, 이러한 벽전압 감소는 방전 전압의 상승을 유발하므로 선택 방전 시 인가되는 펄스 전압 안에서 발생하던 방전이 온도 상승에 따라 점차 뒤로 밀리는 지터 현상이 발생하게 된다. 예를 들어 스캔 펄스의 폭이 1.5㎲인데 비해 온도 상승과 더불어 발생하는 지터 현상으로 1.8 ㎲ 위치에서 방전이 발생한다면 해당 셀은 더이상 발광되지 못하게 된다. In addition, since the wall voltage decrease causes an increase in the discharge voltage, a jitter phenomenon occurs in which the discharge generated within the pulse voltage applied during the selective discharge is gradually pushed back as the temperature rises. For example, if the scan pulse is 1.5㎲ wide, but jitter occurs with temperature rise, and the discharge occurs at the 1.8㎲ position, the cell will no longer emit light.

도 3은 상기 현상을 보다 상세히 설명하는 것으로, 도시한 바와 같이 플라즈마 디스플레이 소자의 구동을 위한 구동 신호와 스캔 펄스에서 발생하는 방전 지연(지터 현상)을 보이는 것이다. 3 illustrates the above-described phenomenon in detail, and shows a discharge signal (jitter phenomenon) generated in a driving signal and a scan pulse for driving the plasma display device as shown.

도시된 바와 같이, ADS 구동 방식에서 플라즈마 디스플레이 소자의 구동은 크게, 리셋 구간, 어드레스 구간, 서스테인 구간으로 이루어지며, 리셋 구간 동안 초기 벽전압을 형성한 후, 어드레스 구간 동안 선택적인 쓰기 동작으로 원하는 셀을 방전시켜 발광하고, 서스테인 구간 동안 해당 발광을 유지시키게 된다. 이러한 ADS 구동 방식은 선택 구간과 유지 구간이 완전히 분리되어 있다. 따라서, 리셋 구간을 통해 벽전압을 어드레스 가능한 최소 벽전압 이상으로 형성한 후 어드레스 구간동안 스캔라인 선택과 방전이 이루어지게 된다. As shown, the driving of the plasma display device in the ADS driving method is largely composed of a reset period, an address period, and a sustain period. After the initial wall voltage is formed during the reset period, a desired cell is operated by a selective write operation during the address period. To emit light and maintain the light emission during the sustain period. In the ADS driving method, the selection section and the maintenance section are completely separated. Therefore, after the wall voltage is formed above the minimum addressable wall voltage through the reset period, scan line selection and discharge are performed during the address period.

하지만, 도시된 바와 같이 인가되는 펄스 전압의 폭 내에서 발생하는 방전이 고온이 됨에 따라 뒤로 밀리는 현상이 발생하게 된다. 즉, 온도의 상승에 따라 방전이 발생하기 위해 필요한 전압이 높아지며, 이는 방전 시점을 늦추게 되는 것이다.However, as shown in the drawing, the discharge generated within the width of the applied pulse voltage becomes high temperature, which causes the phenomenon of being pushed back. In other words, as the temperature rises, the voltage required to generate the discharge increases, which slows down the discharge point.

도 4는 어드레스 구간에서 스캔 라인의 순차적인 구동이 실시되는 동안 점차 감소하는 벽전압을 나타낸 것으로, 도시된 바와 같이 상온에서는 최종 스캔라인 구동 시 벽전압이 어드레스 가능한 최소 벽전압 이상이므로 비록 방전 전압은 상승하지만, 방전 시점이 해당 스캔라인 선택 펄스 내에서 이루어질 수 있다. 하지만, 도시된 바와 같이 고온에서는 벽전압이 시간에 따라 빠르게 감소하기 때문에 스캔라인 선택 중에 셀의 벽전압이 어드레스 가능한 최소 벽전압 이하로 떨어지게 되는 경우가 발생할 수 있다. 그로인해 도시된 바와 같이 고온에서 빠른 벽전압 감소와 그에 따른 지터현상에 의해 고온에서 오방전이 발생하는 구간이 생기게 되어 온도 환경에 대한 신뢰성이 악화될 수 있다.4 shows the wall voltage gradually decreasing during the sequential driving of the scan line in the address period. As shown in FIG. 4, since the wall voltage is higher than the minimum addressable wall voltage when driving the final scan line as shown in FIG. Although rising, the discharge point can be made within the corresponding scanline selection pulse. However, as shown in the drawing, since the wall voltage decreases rapidly with time at high temperatures, the wall voltage of the cell may drop below the minimum addressable wall voltage during the scan line selection. As a result, as shown in the drawing, there is a section where false discharge occurs at a high temperature due to a rapid decrease in wall voltage at high temperature and jitter, thereby deteriorating reliability of the temperature environment.

전술한 바와 같이 종래에는 온도 상승에 따라 오방전이 발생하기 쉬우며 이는 패널의 해상도가 높아져 스캔 전극의 수가 많아질수록 심해지게 된다. 따라서, 다양한 환경과 구동 조건에서의 신뢰성 향상을 위해 이러한 오방전을 방지할 수 있는 플라즈마 디스플레이 패널 소자가 요구된다.As described above, in the related art, erroneous discharge easily occurs as the temperature rises, which becomes worse as the resolution of the panel increases and the number of scan electrodes increases. Therefore, there is a need for a plasma display panel device capable of preventing such mis-discharge in order to improve reliability in various environments and driving conditions.

상기한 바와같이 종래 ADS(Address Display Period Separated) 구동 방식의 플라즈마 디스플레이 패널 소자는 동일한 선폭과 구성을 가진 전극을 모든 셀에 일괄 적용하기 때문에, 스캔 전극 구동이 진행됨에 따라 첨차 낮아지게 되는 벽전압이 동일한 초기값으로 형성될 수 밖에 없어 스캔 전극 구동에 따라 방전 전압이 상승하는 문제점이 있었다. 또한, 이러한 벽전압의 감소는 고온에서 빠르게 발생하므로 스캔 전극 뒤로 갈수록 방전 전압 상승과 그에 따른 지터로인해 고온에서 오방전이 발생하는 치명적인 신뢰성 문제점이 있으며, 이는 패널의 해상도가 높아질수록 악화되는 문제점이 있었다.As described above, the plasma display panel device of the conventional ADS (Address Display Period Separated) driving method collectively applies electrodes having the same line width and configuration to all the cells, so that the wall voltage which is lowered as the scan electrode is driven is increased. Since it can be formed to the same initial value, there was a problem that the discharge voltage is increased in accordance with the scan electrode driving. In addition, since the decrease of the wall voltage occurs quickly at high temperature, there is a fatal reliability problem that causes misdischarge at high temperature due to the rise of the discharge voltage and the jitter caused by the back of the scan electrode, which is worsened as the resolution of the panel increases. .

상기와 같은 종래의 문제점을 해결하기 위한 본 발명은 소자 하판의 어드레스 전극 폭을 스캔 라인에 따라 변경하거나 소자 상판의 버스 전극 배치를 변경하는 것으로 초기에 생성되는 벽전압의 양을 스캔 라인이 구동 순서에 따라 상이하게 설정하여 초기 벽전압 크기를 달리하거나 정전 용량을 증가시켜 생성된 벽전압의 감소를 줄일 수 있도록 하는 것으로 방전 전압 상승을 억제하여 온도 상승에 따른 오방전을 방지하도록 한 플라즈마 디스플레이 패널 소자를 제공하는데 그 목적이 있다.According to the present invention for solving the above-mentioned problems, the order in which the scan lines are initially driven by changing the address electrode width of the lower part of the device according to the scan line or changing the arrangement of the bus electrodes of the upper part of the device is shown. Plasma display panel device to prevent the discharge due to the temperature rise by suppressing the rise of the discharge voltage by reducing the decrease of the generated wall voltage by changing the initial wall voltage size or increasing the capacitance by setting differently according to The purpose is to provide.

상기와 같은 목적을 달성하기 위하여 본 발명은, 어드레스 전극이 형성된 소자 하판과 투명 전극 및 버스 전극이 형성되어 상기 하판과 이격 배치된 소자 상판을 구비한 플라즈마 디스플레이 패널 소자에 있어서, 순차적으로 구동되는 스캔라인 전극의 구동 순서에 따라 점차 넓어지는 상이한 선폭을 가지도록 배치된 어드레스 전극과; 상기 스캔 라인 전극의 구동 순서에 따라 투명 전극의 간극쪽으로 더 좁게 배치한 버스 전극 중 적어도 하나를 포함하는 것을 특징으로 한다. In order to achieve the above object, the present invention, in the plasma display panel device having a device bottom plate formed with an address electrode, a transparent electrode and a bus electrode formed on the bottom plate and spaced apart from the bottom plate, the scan is sequentially driven An address electrode arranged to have a different line width gradually widening according to the driving order of the line electrodes; And at least one of the bus electrodes arranged narrower toward the gap of the transparent electrode according to the driving order of the scan line electrodes.

상기한 바와 같은 본 발명을 첨부된 도면들을 통해 상세히 설명하면 다음과 같다. The present invention as described above will be described in detail with reference to the accompanying drawings.

도 5는 본 발명 일 실시예에 따른 하판 어드레스 전극 구조를 보이는 평면도로서, 도시한 바와 같이 전체 패널의 스캔라인 영역을 3개 영역으로 나누고, 각 영역에 따른 어드레스 전극(10)의 폭을 가변적으로 적용한 것이다. 본 실시예에서는 스캔 구동이 시작되는 제 1영역에서는 어드레스 전극(10)의 폭을 90㎛로 하고, 제 2영역에서는 어드레스 전극(10)의 폭을 100㎛로 하고, 가장 늦게 스캔 구동이 실시되는 제 3영역에서의 어드레스 전극(10)의 폭을 110㎛로 구성함으로써, 초기 벽전압 형성 시 각 셀에 형성되는 벽전압이 늦게 스캔 구동이 실시되는 영역에 더 많이 형성되도록 한 것이다. 이를 통해 스캔라인 구동 시간에 따라 늦게 구동되는 스캔 전극에서 벽전압 손실이 발생하더라도 생성된 벽전압 자체가 다르기 때문에 방전 전압의 상승을 최소화 하도록 한 것이다. 이를 통해 고온에서 스캔 시간에 따라 벽전압이 감소하더라도 그 값이 어드레스 가능한 최소 벽전압보다 높도록 하여 지터 현상을 억제할 수 있게 되어 오방전을 방지할 수 있게 된다. FIG. 5 is a plan view illustrating a bottom address electrode structure according to an exemplary embodiment of the present invention. As shown in FIG. 5, the scan line region of the entire panel is divided into three regions, and the width of the address electrode 10 corresponding to each region is variably changed. It is applied. In the present embodiment, the width of the address electrode 10 is set to 90 mu m in the first region where the scan driving is started, the width of the address electrode 10 is set to 100 mu m in the second region, and the latest scan driving is performed. By configuring the width of the address electrode 10 in the third region to 110 占 퐉, the wall voltage formed in each cell during the initial wall voltage formation is more formed in the region where the late scan driving is performed. This minimizes the increase in the discharge voltage because the generated wall voltage itself is different even if the wall voltage loss occurs in the scan electrode driven late according to the scan line driving time. As a result, even if the wall voltage decreases with the scan time at a high temperature, the value can be higher than the minimum addressable wall voltage, thereby suppressing jitter, thereby preventing mis-discharge.

도 6은 본 발명의 다른 실시예에 따른 하판 어드레스 전극 구조를 보이는 평면도로서, 도시한 바와 같이 전체 패널의 스캔라인 영역을 3개 영역으로 나누고, 각 영역에 따라 상이한 크기의 패드를 스캔 버스(30) 하부를 교차하여 지나는 어드레스 전극(10)에 적용하여 실질적인 어드레스 전극의 폭을 가변한 것이다. 본 실시예에서는 스캔 구동이 시작되는 제 1영역에서는 어드레스 전극(10)의 폭을 90㎛로 일정하게 유지하고, 제 2영역에서는 어드레스 전극(10)의 폭은 90㎛로 유지하되, 상판 버스(30) 중 스캔 전극과 교차하는 부분에만 100㎛ 폭의 패드를 형성한다. 이는 확대도를 통해 확인할 수 있을 것이다. 그리고, 가장 늦게 스캔 구동이 실시되는 제 3영역에서는 어드레스 전극(10)의 폭은 90㎛로 유지하되, 상판 버스(30) 중 스캔 전극과 교차하는 부분에만 110㎛ 폭의 패드를 형성함으로써, 초기 대향 방전시 발생하는 방전 전압만을 억제하도록 한 것이다.FIG. 6 is a plan view illustrating a bottom address electrode structure according to another exemplary embodiment of the present invention. As shown in FIG. 6, a scan line area of an entire panel is divided into three areas, and pads having different sizes according to each area are scanned by the scan bus 30. The width of the substantial address electrode is varied by applying it to the address electrode 10 crossing the lower part. In the present embodiment, the width of the address electrode 10 is kept constant at 90 µm in the first region where scan driving is started, and the width of the address electrode 10 is maintained at 90 µm in the second region. A pad having a width of 100 μm is formed only at a portion intersecting the scan electrode in 30). This can be confirmed by an enlarged view. In the third region where scan driving is performed at the latest, the width of the address electrode 10 is maintained at 90 μm, and only 110 μm wide pads are formed at portions of the upper bus 30 that intersect with the scan electrode. Only the discharge voltage generated during the counter discharge is suppressed.

도 7은 본 발명의 다른 실시예로서, 스캔 라인에 따른 영역을 구분하지 않고, 어드레스 전극(10)의 폭을 첫번째 스캔라인부터 마지막 스캔라인에 도달할때 까지 서서히 증가시켜 준 것이다. 본 실시예에서는 90㎛에서 110㎛까지 서서히 증가시킨 것으로, 도 5와 유사한 효과를 얻을 수 있다. FIG. 7 illustrates another embodiment of the present invention, in which the widths of the address electrodes 10 are gradually increased from the first scan line to the last scan line without distinguishing regions according to scan lines. In this embodiment, by gradually increasing from 90 μm to 110 μm, an effect similar to that of FIG. 5 can be obtained.

전술한 바와 같이 어드레스 전극(10)의 폭을 스캔 전극의 순서에 따라 증가하도록 구성하는 것으로 초기 벽전압을 차등 형성하여 스캔 구동의 진행에 따른 방전 전압 증가를 억제할 수 있다. 이 경우 가변되는 스캔 전극의 폭은 가장 좁은 폭에 대한 가장 넓은 폭의 증가비가 15% 이내가 되도록 하는 것이 바람직하다.As described above, the width of the address electrode 10 is increased in the order of the scan electrodes so that the initial wall voltage is differentially formed to suppress the increase in the discharge voltage due to the progress of the scan driving. In this case, the variable width of the scan electrode is preferably such that an increase ratio of the widest width to the narrowest width is within 15%.

상기 방법 외에 벽전압의 시간에 따른 손실을 줄여주기 위한 다른 실시예를 도 8에 도시하였다. 이는 투명 유전체측면에서 야기되는 벽전압 손실을 줄여주기 위해 버스 전극의 간격을 줄이는 방법을 이용한다. Another embodiment for reducing the time-dependent loss of wall voltage in addition to the above method is illustrated in FIG. 8. This uses a method of reducing the spacing of the bus electrodes to reduce the wall voltage loss caused by the transparent dielectric side.

일반적으로 투명 유전체 측면에서 야기되는 벽전압 손실을 방지하기 위하여 유전체의 유전율을 높이거나 두께를 감소시키는 방법이 사용될 수 있으나, 상용의 PbO 기반 유전체 재료는 유전율이 증가함에 따라 내전압이 감소하는 경향이 있기 때문에 사용에 한계를 가진다. 또한, 동일한 유전율을 가지는 재료로 두께를 감소시켜 정전용량을 증가시키는 경우 종래의 유전체로는 약 560V의 내전압을 견디기 어렵다. 따라서, 방전 영역(개구율)에 위치하는 버스 전극(30)의 위치를 스캔 전극의 구동 순서에 따라 소정의 수로 분할한 영역별로 상이하게 배치하는 것으로 벽전압의 감소를 방지하도록 한다. 플라즈마 디스플레이 패널의 버스 전극(30) 두께는 투명 전극(20)의 두께에 비해 대단히 크기 때문에 투명 전극(20)보다 형성되는 정전용량이 많아진다. 따라서, 벽전압이 낮아지는 부분에 버스 전극(30)을 위치시켜 주는 것으로 동일한 방전 영역(개구율)에서도 정전용량을 증가킬 수 있게 된다.In general, a method of increasing the dielectric constant or decreasing the thickness of the dielectric may be used to prevent wall voltage loss caused by the transparent dielectric. However, commercially available PbO-based dielectric materials tend to decrease the withstand voltage with increasing dielectric constant. There is a limit to use. In addition, when increasing the capacitance by reducing the thickness with a material having the same dielectric constant, it is difficult to withstand a withstand voltage of about 560V with a conventional dielectric. Therefore, the positions of the bus electrodes 30 located in the discharge regions (opening ratios) are differently arranged for each of the regions divided into predetermined numbers according to the driving order of the scan electrodes to prevent the reduction of the wall voltage. Since the thickness of the bus electrode 30 of the plasma display panel is much larger than that of the transparent electrode 20, the capacitance formed than the transparent electrode 20 increases. Therefore, by placing the bus electrode 30 at a portion where the wall voltage is lowered, the capacitance can be increased even in the same discharge region (opening ratio).

즉, 스캔 라인의 구동 순서에 따라 점차 버스 전극(30)이 투명 전극(20)의 간극쪽으로 포진하도록 변경하는 것으로 온도 상승에 따라 발생하는 벽전압 감소를 억제하고 방전전압의 상승에 따른 지터 발생을 방지할 수 있다.That is, the bus electrode 30 is gradually changed to the gap between the transparent electrodes 20 according to the driving order of the scan line to suppress the decrease of the wall voltage caused by the temperature rise and to suppress the jitter generation due to the increase of the discharge voltage. You can prevent it.

특히, 셀의 피치(pitch)가 작아질수록 버스 전극(30)의 위치에 따른 효율 특성은 크게 변화하지 않으며 높은 농도의 Xe를 방전 가스로 사용할 수록 방전 효율의 감소는 발생하지 않는다.In particular, as the pitch of the cell becomes smaller, the efficiency characteristic according to the position of the bus electrode 30 does not change significantly, and as the use of a high concentration of Xe as the discharge gas, the decrease in the discharge efficiency does not occur.

상기 실시예에서는 스캔 전극의 구동 순서에 따라 스캔 영역을 소정의 수로 나누어 간격이 다른 버스 전극(30)을 배치했으나, 스캔 전극의 구동 순서에 따라 점차 버스 전극(30)의 간격이 좁아지도록 배치할 수도 있다.In the above embodiment, the bus electrodes 30 having different intervals are arranged by dividing the scan area into a predetermined number according to the driving order of the scan electrodes. However, the bus electrodes 30 may be gradually arranged to narrow the intervals according to the driving order of the scan electrodes. It may be.

전술한 본 발명의 다양한 실시예를 한가지 혹은 조합하여 사용하는 것으로 고온에서 발생하기 쉬운 지터에 의한 오방전을 방지할 수 있어 플라즈마 디스플레이 패널의 신뢰성을 향상시킬 수 있게 된다. By using one or a combination of the various embodiments of the present invention as described above, it is possible to prevent mis-discharge due to jitter, which is likely to occur at high temperatures, thereby improving reliability of the plasma display panel.

상술한 바와같이 본 발명 플라즈마 디스플레이 패널 소자는 소자 하판의 어드레스 전극 폭을 스캔 라인의 구동 순서에 따라 점차 넓어지도록 변경하거나 소자 상판의 버스 전극 배치를 스캔 라인의 구동 순서에 따라 점차 버스 전극들이 투명 전극의 간극쪽으로 포진하도록 변경하는 것으로 초기에 생성되는 벽전압의 양을 스캔 라인이 구동 순서에 따라 상이하게 설정하여 초기 벽전압 크기를 달리하거나 정전 용량을 증가시켜 생성된 벽전압의 감소를 줄일 수 있도록 함으로써, 온도 상승에 따른 벽전압의 감소를 방지하고, 그로인해 스캔 구동의 진행에 따른 방전 전압 상승을 억제하여 지터 발생과 그로인한 오방전을 방지하고 신뢰성을 크게 향상시킬 수 있는 효과가 있다. As described above, the plasma display panel device of the present invention changes the address electrode width of the lower plate of the device so as to gradually increase according to the driving order of the scan line, or the bus electrode arrangement of the upper plate of the device is gradually transparent according to the driving order of the scan line. It is possible to reduce the decrease of the generated wall voltage by changing the initial wall voltage size or increasing the capacitance by setting the amount of wall voltage generated initially to be different according to the driving order by changing it to the gap of the gap. As a result, the reduction of the wall voltage due to the temperature rise is prevented, and thus the rise of the discharge voltage due to the progress of the scan driving is suppressed, thereby preventing jitter generation and the resulting misdischarge and greatly improving the reliability.

도 1은 종래 웰형 격벽 구조를 가지는 플라즈마 디스플레이 패널 소자의 평면도.1 is a plan view of a plasma display panel device having a conventional well-type partition wall structure.

도 2는 종래 하판 어드레스 전극과 상판 전극의 배치를 보이는 평면도.Figure 2 is a plan view showing the arrangement of the conventional lower address electrode and the upper electrode.

도 3은 종래 고온에 따른 지터 현상의 발생을 보이는 개념도.3 is a conceptual view showing the occurrence of jitter according to the conventional high temperature.

도 4는 종래 고온에 따른 오방전 현상의 발생 원인을 보이는 개념도.4 is a conceptual view showing a cause of occurrence of a mis-discharge phenomenon according to the conventional high temperature.

도 5는 본 발명 일 실시예의 하판 어드레스 전극 구조를 보이는 평면도.5 is a plan view showing a lower address electrode structure of an embodiment of the present invention.

도 6은 본 발명 다른 실시예의 하판 어드레스 전극 구조를 보이는 평면도.Figure 6 is a plan view showing a lower address electrode structure of another embodiment of the present invention.

도 7은 본 발명 또다른 실시예의 하판 어드레스 전극 구조를 보이는 평면도.7 is a plan view showing a lower address electrode structure of another embodiment of the present invention.

도 8은 본 발명 또다른 실시예의 상판 버스 전극 배치를 보이는 평면도.Figure 8 is a plan view showing the top bus electrode arrangement of another embodiment of the present invention.

***도면의 주요부분에 대한 부호의 설명****** Explanation of symbols for main parts of drawing ***

10: 하판 어드레스 전극 20: 상판 투명 전극10: lower address electrode 20: upper transparent electrode

30: 상판 버스 전극30: top bus electrode

Claims

In a plasma display panel device having an element lower plate having an address electrode formed thereon, a transparent electrode and a bus electrode formed thereon, and having an element upper plate disposed to be spaced apart from the lower plate, a different line width gradually widens according to a driving order of sequentially driven scan line electrodes. An address electrode arranged to have; And at least one of bus electrodes arranged narrower toward the gap between the transparent electrodes according to the driving order of the scan line electrodes.

The address electrode of claim 1, wherein the address electrodes arranged to have different line widths gradually widen according to the driving order of the scan electrodes are configured to divide the scan area into predetermined areas according to the scan driving order and have different line widths according to the corresponding areas. Plasma display panel device, characterized in that.

The address electrode of claim 1, wherein the address electrodes arranged to have different line widths gradually widen according to the driving order of the scan electrodes are divided into predetermined areas according to the scan driving order, and have different sizes under the scan electrodes of the corresponding areas. Plasma display panel device, characterized in that configured to form a pad.

The address electrode of claim 1, wherein the address electrodes arranged to have different line widths gradually widen according to the driving order of the scan electrodes are configured to have a width gradually increasing from a region where the scan electrode starts to an region where the scan electrode ends. A plasma display panel device.

The bus electrode of claim 1, wherein the bus electrode disposed narrower toward the gap between the transparent electrodes in accordance with the driving order of the scan line electrodes is divided into predetermined areas according to the scan driving order, and formed in the corresponding cell according to each area. Plasma display panel device, characterized in that the interval between the electrodes are configured to be different.

2. The bus electrode of claim 1, wherein the bus electrodes arranged narrower toward the gaps of the transparent electrodes in accordance with the driving order of the scan line electrodes are configured to gradually narrow the intervals of the bus electrodes formed in the corresponding cells in the scanning driving order. Plasma display panel device.

The plasma display panel device of claim 1, wherein an increase ratio of the widest line width to the narrowest line width of the address line is 15% or less.