KR20050014162A - Manufacturing method for semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 고밀도 소자의 얕은 트랜치 소자분리(shallow trench isolation; 이하 STI라 칭함) 공정에서 소자분리 영역과 활성영역가늬 경계면에서의 구조적 원인에 의해 발생하는 기생 트랜지스터를 제거하고, 이웃 셀과의 소자분리 특성을 개선하여 누설전류를 최소화하고, 셀의 문턱전압 감소와, 임계크기 손실을 방지하고, 게이트 잔류물에 의한 단락을 방지하여 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method for manufacturing a semiconductor device, and in particular, a parasitic transistor generated by a structural cause at a boundary between a device isolation region and an active region in a shallow trench isolation (STI) process of a high density device. Minimize leakage current by improving device isolation with neighboring cells, reduce cell threshold voltage, prevent critical size loss, and prevent short circuit due to gate residue to improve process yield and device reliability A method for manufacturing a semiconductor device that can be improved.
일반적으로 반도체소자는 소자가 형성되는 활성영역과, 이들을 분리하는 소자분리 영역으로 구분할 수 있으며, 소자분리영역이 소자의 전체 면적에서 차지하는 비율이 크므로 소자의 고집적화를 위해서는 소자분리영역의 축소가 필요하다.In general, semiconductor devices can be divided into active regions in which devices are formed and device isolation regions separating them, and since the device isolation region occupies a large portion of the entire area of the device, it is necessary to reduce the device isolation region for high integration. Do.
고집적 소자에서는 기판에 얕은 트랜치를 형성하고 이를 절연막으로 메우는 STI 방법이 많이 사용되고 있다.In high-integration devices, STI methods that form shallow trenches in a substrate and fill them with insulating films are widely used.
더욱이 고집적-초미세화된 소자에서는 공정 능력이나 신뢰도의 향상이 요구되고 있으며, DRAM 소자의 경우 STI 및 게이트 형성 공정에서 트랜지스터 성능 및 안정성의 대부분이 결정된다.Furthermore, highly integrated and ultra-miniaturized devices require increased process capability and reliability, while DRAM devices typically determine most of transistor performance and stability in STI and gate formation processes.
도 1a 내지 도 1c은 종래 기술의 일실시예에 따른 반도체소자의 제조공정도로서, 일반적인 STI의 예이다.1A to 1C are diagrams illustrating a manufacturing process of a semiconductor device according to an embodiment of the prior art, which is an example of a general STI.
먼저, 반도체기판(10)상에 패드산화막(12)과 패드질화막(14)을 순차적으로 형성하고, 소자분리 마스크를 이용한 사지 식각 공정으로 상기 패드질화막(14)을 패턴닝하여 패드질화막(14) 패턴을 형성한다. (도 1a 참조).First, the pad oxide film 12 and the pad nitride film 14 are sequentially formed on the semiconductor substrate 10, and the pad nitride film 14 is patterned by lithography using a device isolation mask. Form a pattern. (See FIG. 1A).
그다음 상기 패드질화막(14) 패턴에 의해 노출되어있는 패드산화막(12)을 식각하여 반도체기판(10)을 노출시키고, 다시 반도체기판을 일정 깊이 식각하여 트랜치(16)를 형성한 후, 상기 구조의 전표면에 소자분리 산화막(18)을 도포하여 상기 트랜치(16)를 메운다. (도 1b 참조).After that, the pad oxide film 12 exposed by the pad nitride film 14 pattern is etched to expose the semiconductor substrate 10, and the semiconductor substrate is etched to a certain depth to form the trench 16. A device isolation oxide film 18 is applied to the entire surface to fill the trench 16. (See FIG. 1B).
그후 상기 소자분리 산화막(18)의 상부를 CMP 식각으로 제거하여 상기 패드질화막(14) ??너을 노출시킨 후, 상기 패드질화막(14) 패턴을 습식식각 방법으로 제거하여 STI 공정을 완료한다. 이때 상기 트랜치(16)의 에지 상부에 모트(19)영역이 형성된다. (도 1c 참조).Thereafter, the upper portion of the device isolation oxide layer 18 is removed by CMP etching to expose the pad nitride layer 14? Ner, and then the pad nitride layer 14 pattern is removed by a wet etching method to complete the STI process. At this time, the moat 19 region is formed on the edge of the trench 16. (See FIG. 1C).
상기와 같은 종래 기술에 따른 STI 방법은 모트가 형성되며, 상기 모트영역에서는 게이트산화막이 활성영역의 중앙부분 보다 얇게 형성되고, 게이트전극의 측면 전계가 작용하여 활성영역의 중앙부분에 형성되는 주트랜지스터 보다 문턱전압이 낮은 기생 트랜지스터가 형성되어 오프영역에서의 누설전류가 증가되고, 이웃셀의 전위 변동에 의해 누설전류가 증가되며, 디램셀의 경우 전하보전능력이 저하되어 리플레쉬 특성을 저하시키는 문제점이 있다.In the STI method according to the prior art as described above, a mort is formed, in which the gate oxide film is formed thinner than the center portion of the active region, and a main transistor in which the side electric field of the gate electrode is applied is formed in the center portion of the active region. Parasitic transistors with lower threshold voltages are formed to increase the leakage current in the off region, increase the leakage current due to the potential variation of neighboring cells, and in the case of DRAM cells, the charge preservation ability is lowered, thereby reducing the refresh characteristics. There is this.
도 2a 내지 도 2d는 종래 기술의 다른 실시예에 따른 반도체소자의 제조 공정도로서, 메탈릭 쉴드 매립 STI 로서, 심재훈등이 1999. 6월, IEEE Trans, Electron Device, vol. 46, pp1212-1217. 에 발포한 내용이다.Figure 2a to 2d is a manufacturing process diagram of a semiconductor device according to another embodiment of the prior art, as a metallic shield buried STI, Shim Jae-hoon et al., June 1999, IEEE Trans, Electron Device, vol. 46, pp 1212-1217. It is the content which foamed on.
먼저, 실리콘 웨이퍼등의 반도체기판(20)상에 제1패드산화막(22)과 패드질화막(24)을 순차적으로 형성하고, 상기 반도체기판(20)에서 활성영역으로 예정되어있는 부분상의 패드질화막(24)과 제1패드산화막(22)이 남도록 패턴닝하여 제1패드산화막(22)과 패드질화막(24) 패턴을 형성한 후, 상기 노출되는 반도체기판(20)을 일정 깊이 식각하여 트랜치(26)를 형성한다. (도 2a 참조).First, the first pad oxide film 22 and the pad nitride film 24 are sequentially formed on a semiconductor substrate 20 such as a silicon wafer, and the pad nitride film on the portion of the semiconductor substrate 20 that is scheduled as an active region ( The first pad oxide layer 22 and the pad nitride layer 24 are formed by patterning the first pad oxide layer 22 and the first pad oxide layer 22, and then etching the exposed semiconductor substrate 20 to a predetermined depth to form a trench 26. ). (See FIG. 2A).
그다음 상기 트랜치(26) 표면에 제2패드산화막(28)을 형성한 후, 상기 구조의 전표면에 도핑된 다결정실리콘층(29)을 형성한다. (도 2b 참조).Then, after forming the second pad oxide layer 28 on the trench 26, the doped polysilicon layer 29 is formed on the entire surface of the structure. (See FIG. 2B).
그후, 상기 도핑된 다결정실리콘층(29)을 CMP 식각하여 분리시키고 상기 패드질화막(24) 패턴이 노출되어도 계속적으로 식각을 진행하여 상기 패드산화막(22) 패턴을 노출시키킨 후, 상기 패드산화막(22)을 제거하고, 상기 구조의 전표면에 게이트산화막(30)을 형성한다. 여기서 상기 다결정실리콘층(29)에는 외부에서 전압이 인가된다. (도 2c 참조).Thereafter, the doped polysilicon layer 29 is separated by CMP etching, and even after the pad nitride layer 24 pattern is exposed, etching is continuously performed to expose the pad oxide layer 22 pattern, and then the pad oxide layer ( 22) is removed, and the gate oxide film 30 is formed on the entire surface of the structure. In this case, a voltage is applied to the polysilicon layer 29 from the outside. (See FIG. 2C).
상기와 종래 기술에 따른 MSE-STI는 다결정실리콘층에 전압을 인가하는 별도의 회로 있어야하며, 다결정실리콘층과 게이트전극에 걸리는 전압차에 의해 게이트산화막의 특성이 열화되고, 상기 다결정실리콘층과 게이트전극과 단락되는 불량이 발생할 수도 있다.MSE-STI according to the above and the prior art should have a separate circuit for applying a voltage to the polysilicon layer, the characteristics of the gate oxide film is deteriorated by the voltage difference applied to the polysilicon layer and the gate electrode, the polysilicon layer and the gate A short circuit with the electrode may occur.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 STI 공정에서 기판의 소자분리 영역 에지부에 형성되는 모트를 방지하여 경계 지역에서의 불량 발생을 방지하고 기생 트랜지스터 효과를 방지하고, 셀간 누설전류도 감소시켜 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.The present invention is to solve the above problems, an object of the present invention in the STI process to prevent mott formed in the edge of the device isolation region of the substrate to prevent the occurrence of defects in the boundary region and to prevent the parasitic transistor effect In addition, the present invention provides a method of manufacturing a semiconductor device that can reduce the leakage current between cells and improve process yield and device operation reliability.
도 1a 내지 도 1c는 종래 기술의 일실시예에 따른 반도체소자의 제조공정도.1A to 1C are manufacturing process diagrams of a semiconductor device according to one embodiment of the prior art.
도 2a 내지 도 2c는 종래 기술의 다른 실시예에 따른 반도체소자의 제조공정도.2A to 2C are manufacturing process diagrams of a semiconductor device according to another embodiment of the prior art.
도 3a 내지 도 3i는 본 발명에 따른 반도체소자의 제조공정도.Figures 3a to 3i is a manufacturing process of the semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10, 20, 40 : 반도체기판 12, 22, 28, 42 : 패드산화막10, 20, 40: semiconductor substrate 12, 22, 28, 42: pad oxide film
14, 24, 44 : 패드질화막 16, 26, 46, 54 : 트랜치14, 24, 44: pad nitride film 16, 26, 46, 54: trench
18, 60 : 소자분리 산화막 19 : 모트18, 60: device isolation oxide film 19: mort
48 : 산화막 스페이서 49 : 소자분리 이온주입 영역48 oxide film spacer 49 device isolation ion implantation region
50 : 도핑된 다결정실리콘층 52 : 불순물 확산영역50 doped polysilicon layer 52 impurity diffusion region
56 : n웰 마스크 58 : n웰 영역56: n well mask 58: n well area
62 : p웰 마스크 64 : p웰 영역62: p well mask 64: p well area
본발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본발명에 따른 반도체소자 제조방법의 특징은,The present invention is to achieve the above object, the characteristics of the semiconductor device manufacturing method according to the present invention,
반도체기판상에 패드산화막 패턴과 중첩되어 있는 패드질화막 패턴을 형성하는 공정과,Forming a pad nitride film pattern overlapping the pad oxide film pattern on the semiconductor substrate;
상기 패드질화막 패턴에 의해 노출되어있는 반도체기판을 식각하여 제1트랜치를 형성하는 공정과,Etching the semiconductor substrate exposed by the pad nitride layer pattern to form a first trench;
상기 제1 트랜치의 측벽일부 높이에 산화막 스페이서를 형성하는 공정과,Forming an oxide spacer on a portion of a sidewall of the first trench;
상기 구조의 전표면에 도핑된 다결정실리콘층을 도포하여 상기 제1 트랜치 저면과 측면의 노출된 반도체기판에 불순물 확산영역을 형성하는 공정과,Applying a doped polysilicon layer to the entire surface of the structure to form an impurity diffusion region in the exposed semiconductor substrate at the bottom and side surfaces of the first trench;
상기 다결정실리콘층을 전면 식각하여 상기 산화막 스페이서의 제1 트랜치 내측에 다결정실리콘층 패턴을 섬형상으로 형성하는 공정과,Etching the entire polysilicon layer to form a polysilicon layer pattern in an island shape inside the first trench of the oxide spacer;
상기 산화막 스페이서를 제거하는 공정과,Removing the oxide spacers;
상기 제1 트랜치의 드러난 저면의 반도체기판을 일정 깊이 식각하여 제2트랜치를 형성하는 공정과,Etching the semiconductor substrate on the exposed bottom surface of the first trench by a predetermined depth to form a second trench;
상기 제 1 및 제2 트랜치를 메우는 소자분리 산화막을 형성하는 공정을 구비함에 있다.And forming a device isolation oxide film filling the first and second trenches.
또한 본 발명의 다른 특징은, 상기 패드산화막은 100∼500Å 두께로 형성하고, 상기 패드질화막은 1500∼5000Å 두께로 형성하며, 상기 제1 트랜치는 2000∼2500Å 깊이로 형성하고, 상기 제1 트랜치 저면에 소자분리 이온주입영역을 형성하는 공정을 구비하며, 상기 산화막 스페이서는 산화막을 500∼1000Å 두께로 전면 도포한 후 전면 식각하여 형성하고, 상기 도핑된 다결정실리콘층은 500∼800Å 두께로 도핑 농도를 1E19∼1E20/㎤ 로 형성하며, 상기 제2 트랜치는 500∼700Å 깊이로 형성하는 것을 특징으로 한다.In another aspect of the present invention, the pad oxide film is formed to have a thickness of 100 to 500 kPa, the pad nitride film is formed to have a thickness of 1500 to 5000 kPa, the first trench is formed to a depth of 2000 to 2500 kPa, and the bottom of the first trench is formed. And forming a device isolation ion implantation region in the oxide spacer, wherein the oxide spacer is formed by coating the entire surface of the oxide film with a thickness of 500 to 1000 GPa and then etching the entire surface. The doped polysilicon layer has a doping concentration of 500 to 800 GPa. 1E19 to 1E20 / cm 3, and the second trench is 500 to 700 Å deep.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3f는 본 발명에 따른 반도체소자의 제조공정도이다.3A to 3F are manufacturing process diagrams of a semiconductor device according to the present invention.
먼저, 실리콘 웨이퍼등의 반도체기판(40)상에 패드산화막(42)과 패드질화막(44)을 각각 100∼500Å, 1500∼5000Å 형성한 후, 소자분리 마스크를 이용한 사진 식각 공정으로 상기 패드질화막(44)을 패턴닝하여 패드질화막(44) 패턴을 형성한다.First, the pad oxide film 42 and the pad nitride film 44 are formed on the semiconductor substrate 40 such as a silicon wafer 100 to 500 kPa and 1500 to 5000 kPa, respectively, and then the pad nitride film ( 44 is patterned to form a pad nitride film 44 pattern.
그다음 상기 패드질화막(44) 패턴을 마스크로 패드산화막(42)을 식각하고, 노출된 반도체기판(40)을 일정깊이, 예를 들어 2000∼2500Å 정도 건식식각하여 제1트랜치(46)를 형성한다. (도 3a 참조).Next, the pad oxide layer 42 is etched using the pad nitride layer 44 pattern, and the exposed semiconductor substrate 40 is etched by a predetermined depth, for example, 2000 to 2500 microns, to form the first trench 46. . (See FIG. 3A).
그후, 상기 구조의 전표면에 산화막을 500∼1000Å 정도 도포한 후, 이를 전면식각하여 상기 제1트랜치(46)의 측벽에 산화막 스페이서(48)를 형성한다. 이때 상기 산화막 스페이서(48)의 높이가 상기 제1트랜치(46) 측벽의 일부만을 덮는 정도 두께로 형성한다.Thereafter, an oxide film is applied to the entire surface of the structure about 500 to 1000 Å, and then etched to form an oxide film spacer 48 on the sidewall of the first trench 46. At this time, the height of the oxide spacer 48 is formed to a thickness that covers only a portion of the sidewall of the first trench 46.
그다음 상기 노출되어있는 제1 트랜치(46) 저분의 반도체기판(40)에 p형 불순물을 이온주입하여 소자분리 이온주입 영역(49)을 형성한다. (도 3b 참조).Then, p-type impurities are implanted into the exposed semiconductor substrate 40 in the lower portion of the first trench 46 to form the device isolation ion implantation region 49. (See Figure 3b).
그후, 상기 구조의 전표면에 p형 불순물이 도핑된 다결정실리콘층(50)을 500∼1000Å 두께로 형성하면, 상기 산화막 스페이서(48)에 의해 노출된제1트랜치(46)의 저부면과 측면으로 불순물이 확산되어 불순물 확산영역(52)이 형성되며, 측면의 불순물 확산영역(52)은 소자분리막과 기판간의 모트 영역의 p형 불순물 농도를 증가시켜 기생트랜지스터를 억제할 수 있다. 이때 상기 다결정실리콘층(50)의 도핑 농도는 1E19∼1E20/㎤ 정도로 한다. (도 3c 참조).Subsequently, when the polysilicon layer 50 doped with p-type impurities is formed to a thickness of 500 to 1000 GPa on the entire surface of the structure, the bottom and side surfaces of the first trench 46 exposed by the oxide spacer 48 are formed. Impurities are diffused to form an impurity diffusion region 52, and the impurity diffusion region 52 on the side surface can suppress the parasitic transistor by increasing the p-type impurity concentration of the mote region between the device isolation layer and the substrate. At this time, the doping concentration of the polysilicon layer 50 is about 1E19 to 1E20 / cm 3. (See FIG. 3C).
그다음 상기 다결정실리콘층(50)을 전면 식각하여 상기 제1 트랜치(46)의 하부에 섬형태로 남도록한 후, (도 3d 참조). 상기 산화막 스페이서(48)를 제거한다. (도 3e 참조).Then, the polysilicon layer 50 is etched entirely so as to remain in an island shape under the first trench 46 (see FIG. 3D). The oxide film spacer 48 is removed. (See Figure 3E).
그후, 상기 다결정실리콘층(50) 섬을 마스크로 제1 트랜치(46) 하부의 반도체기판(40)을 500∼800Å 정도 두께로 식각하여 제2 트랜치(54)를 형성한다. (도 3f 참조).Subsequently, the second trench 54 is formed by etching the semiconductor substrate 40 below the first trench 46 to a thickness of about 500 to 800 로 using the island of the polysilicon layer 50 as a mask. (See FIG. 3F).
그다음 상기 구조의 일측 상에 n웰 마스크(56)를 형성하여 일측을 보호한 후, n형 불순물을 이온주입하여 n웰 영역(58)을 형성한 후, (도 3g 참조), 상기 n웰 마스크(56)를 제거하고, 전면에 소자분리 산화막(60)을 5000∼10000Å 정도 두께로 형성하여 상기 제1 및 제2 트랜치(46), (54)를 메운다. (도 3h 참조).Then, the n well mask 56 is formed on one side of the structure to protect one side, and then the n well region 58 is formed by ion implantation of n-type impurities (see FIG. 3G). (56) is removed, and the isolation oxide film 60 is formed on the entire surface of about 5000 to 10000 microns in thickness to fill the first and second trenches 46 and 54. (See FIG. 3H).
그후 상기 소자분리 산화막(60)의 상부를 CMP 식각하여 평탄화시킨 후, 상기 구조의 타측을 보호하는 p웰 마스크(62)를 타측 상부면에 형성한 후, 이를 마스크로 반도체기판(40)에 p형 불순물을 이온주입하여 p웰 영역(64)을 형성한다. (도 3i 참조).Thereafter, the upper portion of the device isolation oxide film 60 is planarized by CMP etching, and then a p well mask 62 is formed on the other upper surface to protect the other side of the structure, and then p is formed on the semiconductor substrate 40 using the mask. P-type regions 64 are formed by ion implantation of type impurities. (See Figure 3i).
그다음 도시되어있지는 않으나, p웰 마스크(62)를 제거하고, CMOS 공정을 진행하여 소자를 형성한다.Although not shown, the p well mask 62 is then removed and the CMOS process is performed to form the device.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은, 트랜치의 중앙에 p형 불순물이 도핑된 다결정실리콘층 섬을 형성하고, 트랜치의 상부 측면의 p형 불순물 농도를 증가시켜 모트 영역에서의 문턱전압을 증가시켜 모트 영역에서의 게이트전계집중 효과나 모트에서의 불순물 농도 저하여 따른 문턱전압이 낮은 기생 트랜지스터 생성을 방지하며, 도핑된 다결정실리콘층과 기판의 일함수 차이나 불순물 확산에 의한 효과를 이용하므로 별도의 외부 전압 인가 회로가 불필요하고, MSE-STI에서 처럼 게이트전극에 걸리는 전압과 반대의 전압이 인가되지 않아 높은 전압 차에 의한 게이트산화막의 특성 저하도 방지되며, 1차 식각된 트랜치로는 모트의 기생 트랜지스터 형성을 억제하고, 2차 트랜치에서는 이웃 동작영역과의 소자분리를 하므로 소자분리 특성이 최적화되며, 1차 트랜치 형성 후 소자분리 이온주입을 선택적으로 적용할 수 있어 소자분리를 위한 p형 불순물 농도 조절이 용이하며, 트랜치 중앙의 섬패턴을 중심으로 죄우로 웰 공정을 진행할 수 있어 섬 패턴 크기 만큼의 공정 여유도가 생기는 등의 이점이 있다.As described above, in the method of manufacturing a semiconductor device according to the present invention, a polysilicon layer island doped with a p-type impurity in the center of the trench is formed, and the p-type impurity concentration of the upper side of the trench is increased to increase the concentration of the p-type impurity. By increasing the threshold voltage, the parasitic transistor with low threshold voltage due to the concentration of gate field in the mote region and the impurity concentration in the mot is prevented, and the effect due to the difference in work function or dopant diffusion between the doped polysilicon layer and the substrate Since a separate external voltage application circuit is unnecessary, and a voltage opposite to the voltage applied to the gate electrode is not applied as in the MSE-STI, the deterioration of the characteristics of the gate oxide film due to the high voltage difference is also prevented. The furnace suppresses the formation of the parasitic transistor of the mort, and the isolation of the device from the neighboring operating region in the secondary trench. The device isolation characteristics are optimized, and the device isolation ion implantation can be selectively applied after the formation of the first trench, so it is easy to control the p-type impurity concentration for device isolation. There is an advantage in that the process margin can be progressed as much as the island pattern size.
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| KR1020030052654A KR20050014162A (en) | 2003-07-30 | 2003-07-30 | Manufacturing method for semiconductor device |
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| KR1020030052654A KR20050014162A (en) | 2003-07-30 | 2003-07-30 | Manufacturing method for semiconductor device |
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| KR (1) | KR20050014162A (en) |
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| KR100743656B1 (en) * | 2006-06-29 | 2007-07-30 | 주식회사 하이닉스반도체 | Method of manufacturing mosfet device |
-
2003
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