KR20050014157A - Manufacturing method for semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 소자의 동작 전압에 따라 위치별로 다양힌 두께의 게이트산화막을 형성하여 소자의 고속화에 유리하고 기판 손상을 보상하여 기판 스트레스에 의한 누설전류 증가가 방지되고, 게이트산화막의 막질이 개선되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, to form a gate oxide film having various thicknesses according to the operating voltage of the device, which is advantageous for high speed of the device and compensates for damage to the substrate to prevent leakage current increase due to substrate stress. In addition, the present invention relates to a method for manufacturing a semiconductor device capable of improving the film quality of the gate oxide film to improve process yield and device reliability.
일반적으로 반도체 회로를 구성하는 트랜지스터의 기능에서 가장 중요한 기능은 전류구동능력이며, 이를 고려하여 MOSFET의 채널 폭이나, 게이트산화막의 두께가 결정된다.In general, the most important function in the function of the transistor constituting the semiconductor circuit is the current driving capability, the channel width of the MOSFET or the thickness of the gate oxide film is determined in consideration of this.
종래에는 이중 게이트산화막을 형성하는데, 이는 고전압이 인가되는 셀에서는 두꺼운 게이트산화막을 형성하고, 저전압이 인가되는 노말 NPMOS와 저압 NPMOS에는 얇은 게이트산화막을 형성한다.Conventionally, a double gate oxide film is formed, which forms a thick gate oxide film in a cell to which a high voltage is applied, and a thin gate oxide film to a normal NPMOS and a low voltage NPMOS to which a low voltage is applied.
여기서는 실리콘 웨이퍼 반도체기판에 질소를 이온주입하는 방법으로 게이트산화막의 두께를 조절한다.Here, the thickness of the gate oxide film is adjusted by ion implantation of nitrogen into the silicon wafer semiconductor substrate.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 고전압 소자에 사용되는 두꺼운 게이트산화막과, 노말소자 및 저전압 소자에 사용되는 얇은 게이트산화막의 이중 게이트산화막을 질소 이온주입을 통하여 형성하게되는데, 이러한 방법은 게이트 산화막의 두께는 조절할 수 있으나, 게이트산화막의 원하는 특성을 얻기는 어려운 문제점이 있다.In the method of manufacturing a semiconductor device according to the prior art as described above, a double gate oxide film of a thick gate oxide film used for a high voltage device and a thin gate oxide film used for a normal device and a low voltage device is formed through nitrogen ion implantation. Although the thickness of the gate oxide film can be adjusted, it is difficult to obtain desired characteristics of the gate oxide film.
또한 저전압 소자에는 노말 소자 보다 낮은 전압이 인가되는데도 불구하고, 동일한 두께의 게이트산화막이 형성되므로 소자의 고속 동작을 방해하는 다른 문제점이 있다.In addition, although a lower voltage is applied to the low voltage device, a gate oxide film having the same thickness is formed, and thus there is another problem of preventing the high speed operation of the device.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명은 목적은 고전압 소자와 노말 소자 및 저전압 소자의 게이트산화막 두께를 각각 다르게 형성하여 형성하여 소자의 고속화에 유리하고, 게이트산화막의 질을 개선하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.The present invention is to solve the above problems, an object of the present invention is formed by forming a different thickness of the gate oxide film of the high voltage device, the normal device and the low voltage device, which is advantageous to speed up the device, and improve the quality of the gate oxide film By providing a method of manufacturing a semiconductor device that can improve the process yield and the reliability of device operation.
도 1a 내지 도 1e는 본 발명의 일실시예에 따른 반도체소자의 제조공정도.1A to 1E illustrate a manufacturing process of a semiconductor device according to an embodiment of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
10 : 반도체기판 12 : 소자분리 산화막10: semiconductor substrate 12: device isolation oxide film
14, 16 : 감광막 패턴 18, 20 : 게이트산화막14, 16: photoresist pattern 18, 20: gate oxide film
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의특징은,Features of the semiconductor device manufacturing method according to the present invention for achieving the above object,
셀 지역과, 고전압 소자 지역, 노말 소자 지역 및 저전압 소자 지역을 구비하는 반도체기판상에 활성영역을 정의하는 소자분리 산화막을 형성하는 공정과,Forming a device isolation oxide film defining an active region on a semiconductor substrate having a cell region, a high voltage element region, a normal element region, and a low voltage element region;
상기 반도체기판에서 저전압 소자 지역으로 예정되어있는 부분에 일차 질소 이온을 주입하는 공정과,Implanting primary nitrogen ions into a portion of the semiconductor substrate that is intended to be a low voltage device region;
상기 반도체기판에서 노말 소자 지역으로 예정되어 있는 부분에 상기 일차 이온주입 보다 저도우즈로 이차 질소 이온을 주입하는 공정과,Implanting secondary nitrogen ions at a lower dose than the primary ion implantation into a portion of the semiconductor substrate that is intended to be a normal device region;
상기 구조의 전표면에 반도체기판을 열산화시켜 제1게이트산화막을 형성하는 공정과,Thermally oxidizing the semiconductor substrate on the entire surface of the structure to form a first gate oxide film;
상기 제1 게이트산화막을 전면 식각하되, 가장 얇게 형성된 지역의 반도체기판이 노출될 때까지 식각하는 공정과,Etching the entire surface of the first gate oxide layer until the semiconductor substrate in the thinnest region is exposed;
상기 구조의 반도체기판을 이차 열산화시켜 제2 게이트산화막을 형성하는 공정을 구비함에 있다.And forming a second gate oxide film by secondary thermal oxidation of the semiconductor substrate having the above structure.
본 발명의 다른 특징은, 상기 저전압 소자 지역에 대한 질소 이온 주입은 1E14∼5E14 /㎠ 의 도우즈로 실시하고, 상기 노말 소자 지역에 대한 질소 이온 주입은 1E13∼5E13 /㎠ 의 도우즈로 실시하며, 상기 두차례의 질소 이온주입은 5∼10ke의 에너지로 실시하고, 상기 제1 게이트산화막은 15∼30Å의 두께로 형성하며, 상기 제2 게이트산화막은 40∼60Å 두께로 형성하는 것을 특징으로 한다.Another feature of the present invention is that nitrogen ion implantation into the low voltage device region is carried out with a dose of 1E14 to 5E14 / cm2, and nitrogen ion implantation into the normal device region is carried out with a dose of 1E13 to 5E13 / cm2. The second nitrogen ion implantation is performed at an energy of 5 to 10 ke, the first gate oxide film is formed to a thickness of 15 to 30 GPa, and the second gate oxide film is formed to a thickness of 40 to 60 GPa. .
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1e는 본 발명에 따른 반도체소자의 제조공정도이다.1A to 1E are manufacturing process diagrams of a semiconductor device according to the present invention.
먼저, 실리콘 웨이퍼의 반도체기판(10)상에 활성영역을 정의하는 소자분리 산화막(12)을 형성한 후, 상기 반도체기판(10)에서 셀 지역(Ⅰ)과, 고전압 NPMOS 지역(Ⅱ), 노말 NPMOS 지역(Ⅲ) 및 저전압 NPMOS 지역(Ⅳ)을 구분한 후, 상기 구조의 반도체기판(10)상에 저전압 NPMOS 지역을 노출시키는 제1 감광막 패턴(14)을 형성하고, 이를 마스크로 노출되어있는 반도체기판(10)에 질소를 1E14∼5E14 /㎠ 의 고도우즈로 이온주입한다. (도 1a 참조).First, a device isolation oxide film 12 defining an active region is formed on a semiconductor substrate 10 of a silicon wafer, and then the cell region I, the high voltage NPMOS region II, and the normal in the semiconductor substrate 10 are formed. After dividing the NPMOS region (III) and the low voltage NPMOS region (IV), a first photosensitive film pattern 14 for exposing the low voltage NPMOS region is formed on the semiconductor substrate 10 having the above structure, and is exposed by a mask. Nitrogen is implanted into the semiconductor substrate 10 at a high gas of 1E14 to 5E14 / cm 2. (See FIG. 1A).
그다음 상기 제1감광막 패턴(14)을 제거하고, 상기 반도체기판(10)상에 노말 NPMOS 지역을 노출시키는 제2감광막 패턴(16)을 형성한 후, 상기 제2감광막 패턴(16)에 의해 노출되어있는 노말 NPMOS 지역 반도체기판(10)에 질소를 1E13∼5E13 /㎠ 의 저도우즈로 이온주입한다. 여기서 상기 제1 및 제2 감광막 패턴(14),(16)은 1.0∼3㎛ 정도 두께로 형성하며, 질소 이온주입은 5∼10keV의 에너지로 실시한다. (도 1b 참조).Then, the first photoresist pattern 14 is removed, a second photoresist pattern 16 is formed on the semiconductor substrate 10 to expose a normal NPMOS region, and then exposed by the second photoresist pattern 16. Nitrogen is ion implanted into the normal NPMOS region semiconductor substrate 10 at a low dose of 1E13 to 5E13 / cm 2. Here, the first and second photoresist layer patterns 14 and 16 are formed to a thickness of about 1.0 to 3 μm, and nitrogen ion implantation is performed at an energy of 5 to 10 keV. (See FIG. 1B).
그후, 상기 제2감광막 패턴(16)을 제거한 후, 일차 열산화를 실시하여 제1게이트산화막(18)을 15∼30Å의 두께로 형성하면, 상기 두차례의 질소 이온주입에 의해 저전압 NPMOS 지역과, 노말 NPMOS 지역 및 나머지 이온주입이 되지 않은 셀 지역과 고전압 NPMOS 지역에 각각 다른 두께로 형성된다. (도 1c 참조).Subsequently, after the second photoresist layer pattern 16 is removed, first thermal oxidation is performed to form the first gate oxide layer 18 having a thickness of 15 to 30 kV. They are formed in different thicknesses in the normal NPMOS region and in the remaining non-implanted cell region and in the high voltage NPMOS region. (See FIG. 1C).
그다음 상기 제1게이트산화막(18)을 전면 식각하되, 가장 얇게 형성된 저전압 NPMOS 지역의 반도체기판(10)이 노출될 때 까지 식각하여 이온주입에 따른 반도체기판(10)의 손상을 보상한다. (도 1d 참조).Then, the first gate oxide layer 18 is etched entirely, and then etched until the semiconductor substrate 10 in the thinnest low voltage NPMOS region is exposed to compensate for damage of the semiconductor substrate 10 due to ion implantation. (See FIG. 1D).
그후, 다시 이차 산화를 40∼60Å 정도 두께로 실시하여 제2 게이트산화막(20)을 형성한다. (도 1e 참조).Thereafter, the second gate oxide film 20 is formed again by performing secondary oxidation to a thickness of about 40 to 60 kPa. (See FIG. 1E).
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 반도체 소자에서 게이트산화막의 두께가 다를 필요가 있는 지역들을 셀 지역과, 고전압 NPMOS 지역, 노말 NPMOS 지역 및 저전압 NPMOS 지역 등으로 구분한 후, 저전압 소자 지역에는 고도우즈로 질소 이온을 주입하고, 노말 소자 지역에는 저도우즈로 질소 이온을 주입한 후, 일차 산화시켜 각 지역별로 다른 두께를 가지는 제1게이트산화막을 형성한 후, 제1 게이트산화막을 전면 식각하여 이온주입에 따른 기판 소상을 보상하되, 가장 두께가 얇은 지역의 반도체기판이 노출되는 정도까지 식각한 후 다시 이차 산화를 실시하여 제2 게이트산화막을 형성하였으므로, 소자의 동작 전압에 따른 다양한 두께의 게이트산화막을 얻을 수 있어 소자의 고속화에 유리하며, 이온주입에 따른 기판 손상이 보상되어 기판 스트레스에 의한 결함 생성이나 누설전류 증가가 방지되고, 게이트산화막의 막질이 개선되어 공정수율 및 소자의 신뢰성을 향상시킬 수 있는 이점이 있다.As described above, in the method of manufacturing a semiconductor device according to the present invention, after dividing the areas in which the thickness of the gate oxide film needs to be different in the semiconductor device into a cell region, a high voltage NPMOS region, a normal NPMOS region, and a low voltage NPMOS region, Nitrogen ions are implanted into the low voltage device region at high dose, and nitrogen ions are implanted into the normal device region at low dose, followed by primary oxidation to form a first gate oxide film having a different thickness for each region. The wafer is completely etched to compensate for the small phase caused by the ion implantation, and the second substrate is etched again after etching to the extent that the semiconductor substrate in the thinnest region is exposed, thereby forming a second gate oxide film. The gate oxide film of various thicknesses can be obtained, which is advantageous for the high speed of the device, and the substrate damage due to the ion implantation. This compensation is an increase defect generation or current leakage caused by stress on a substrate is prevented, and the film quality of the gate oxide film is improved there is an advantage capable of improving the reliability of the process yield and device.
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| KR1020030052649A KR20050014157A (en) | 2003-07-30 | 2003-07-30 | Manufacturing method for semiconductor device |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100769134B1 (en) * | 2005-08-03 | 2007-10-22 | 동부일렉트로닉스 주식회사 | Method for Forming a Gate Dielectric of a Semiconductor Device |
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2003
- 2003-07-30 KR KR1020030052649A patent/KR20050014157A/en not_active Application Discontinuation
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