KR20050013817A - 선택적 실리사이드 형성방법을 이용한 반도체 소자의제조방법 - Google Patents
선택적 실리사이드 형성방법을 이용한 반도체 소자의제조방법Info
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Abstract
반도체 소자의 제조방법에 관한 것이다. 고속을 요구하는 반도체 소자의 경우 소자 내의 저항을 최소화하기 위해서 실리사이드 공정을 적용하고 있다. 그러나 종래의 제조방법에서는 소자의 게이트 위와 활성영역 위에 실리사이드가 동시에 형성되기 때문에, 게이트 위에만 혹은 활성영역 위에만 실리사이드를 형성하기가 용이하지 않다. 본 발명에서는 게이트 위에만 혹은 활성영역 위에만 실리사이드를 선택적으로 형성할 수 있는 방법을 제공하는 것을 목적으로 한다. 이를 달성하기 위해 본 발명에 따른 반도체 소자의 제조방법에서는 종래 하드 마스크로 사용되는 ARL(Anti Reflection Layer) 대신에 실리사이드용 금속층을 하드 마스크로 사용하여 반도체 소자를 제조한다. 본 발명에 의하면 복잡한 공정을 추가하지 않더라도 게이트 위 혹은 활성영역 위에만 선택적으로 실리사이드를 형성하여 반도체 소자를 제조할 수 있다.
Description
본 발명은 MOS(Metal Oxide Semiconductor) 트랜지스터와 같은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 저저항 요소로서 실리사이드(silicide)층을 형성한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터 게이트의 CD(critical dimension)도 작아지고 있다. 이에 따라, 게이트 면적의 감소로 인하여 게이트의 저항이 증가하게 된다. 증가된 게이트 저항은 반도체 소자의 동작 스위칭 속도를 느리게 하는 문제 등을 유발한다.
CD가 작아진 게이트에서 게이트의 저항을 줄이기 위한 방법의 일례로서, 게이트에 실리사이드를 형성하는 기술이 있다. 잘 알려진 바와 같이, 실리사이드는 폴리실리콘층 위에 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄탈늄(Ta), 코발트(Co), 니켈(Ni) 등의 금속을 적층한 후, 열처리를 수행함으로써 형성하는 금속과 실리콘의 합금이다.
반도체 소자가 더욱 고집적화됨으로 인해 0.1 ㎛ 이하의 게이트 CD가 요구되어지면서, 실리사이드 중에서도 낮은 저항을 갖는 실리사이드, 예를 들어 코발트 실리사이드(CoSi2)를 형성할 필요가 생겼고, 이에 따라 코발트 실리사이드는 고속의 속도를 요구하는 반도체 제품에서 필수적인 공정으로 점차 적용되고 있다.
지금까지의 코발트 실리사이드는 논리 소자나 SRAM(Static Random Access Memory) 소자에서 주로 사용되었다. 특히 기판 위에 도핑되지 않은 폴리실리콘층을 패터닝한 후 n-MOS 및/또는 p-MOS 형성을 위해 1015cm-3정도의 농도로 불순물을 주입하여 게이트, 소오스 및 드레인을 형성한 다음, 코발트 증착 및 RTA(Rapid Thermal Annealing)를 통해 샐리사이드(salicide : Self Aligned Silicide)를 형성하는 방법이 기본화되어 있다. 이러한 공정 스킴(scheme)상 코발트 실리사이드는반도체 소자의 게이트와 활성영역 위에 동시에 형성된다. 따라서 게이트 위에만 또는 활성영역 위에만 선택적으로 코발트 실리사이드를 형성하는 데 많은 제약이 따르게 된다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 게이트 위에만 또는 활성영역 위에만 선택적으로 실리사이드를 형성할 수 있는 방법을 제공하는 것이다.
도 1 내지 도 5는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 6 내지 도 11은 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 설명>
10, 110...반도체 기판 20...게이트 산화막
30...폴리실리콘층 40, 120...실리사이드용 금속층
50, 130...열처리 캡핑용 보호막 70, 170...실리사이드층
150...트렌치 160a...소자분리막
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 제조방법에서는, 반도체 기판 상에 게이트 산화막을 형성한 다음, 상기 게이트 산화막 상에 폴리실리콘층을 형성한다. 상기 폴리실리콘층 상에 실리사이드용 금속층을 형성하고 나서, 상기 실리사이드용 금속층 상에 감광막 패턴을 형성한다. 상기 감광막 패턴을 식각마스크로 하여 상기 실리사이드용 금속층을 식각하여 실리사이드용 금속층 패턴을 형성한 다음, 상기 감광막 패턴은 제거한다. 상기 실리사이드용 금속층 패턴을 하드 마스크로 하여 상기 폴리실리콘층을 식각함으로써 폴리실리콘층 패턴과 실리사이드용 금속층 패턴이 적층된 게이트 패턴을 형성한다.
상기 실리사이드용 금속층은 코발트층 또는 니켈층인 것이 바람직하다. 상기 게이트 패턴을 형성한 후 상기 폴리실리콘층 패턴과 실리사이드용 금속층 패턴을 반응시켜 실리사이드층을 형성하는 열처리 단계를 더 포함하는 것이 바람직하다. 이 때, 상기 감광막 패턴을 형성하기 전에 상기 실리사이드용 금속층 상에 열처리 캡핑용 보호막을 형성하는 단계를 더 포함하는 것이 바람직하며, 상기 열처리 캡핑용 보호막은 티타늄 질화막(TiN)으로 형성하는 것이 바람직하다. 상기 열처리 후에는 상기 열처리 캡핑용 보호막을 제거하는 단계를 더 포함할 수 있다. 상기 열처리 단계는, 상기 폴리실리콘층 패턴의 실리콘과 상기 실리사이드용 금속층 패턴의 금속이 반응하도록 상기 게이트 패턴이 형성된 결과물을 400-500℃에서 1차 RTA(Rapid Thermal Annealing)하는 단계; 및 실리사이드층이 형성되도록 상기 결과물을 800-900℃에서 2차 RTA하는 단계를 포함할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 다른 반도체 소자의 제조방법에서는, 반도체 기판 위에 실리사이드용 금속층과 열처리 보호용 캡핑막을 형성한다. 상기 열처리 보호용 캡핑막 상에 활성영역을 한정할 감광막 패턴을 형성한다. 상기 감광막 패턴을 식각마스크로 하여 상기 열처리 보호용 캡핑막과 상기 실리사이드용 금속층을 식각하여 열처리 보호용 캡핑막 패턴과 실리사이드용 금속층 패턴을 형성한다. 상기 감광막 패턴을 제거한 다음, 상기 열처리 보호용 캡핑막 패턴과 실리사이드용 금속층 패턴을 하드 마스크로 하여 상기 반도체 기판을 식각함으로써 활성영역 이외에는 트렌치를 형성한다. 상기 열처리 보호용 캡핑막 패턴 위로 상기 트렌치 안을 매립하는 절연막을 형성하고, 상기 열처리 보호용 캡핑막 패턴의 상면이 드러날 때까지 상기 절연막을 평탄화시켜 상기 트렌치 안에 소자분리막을 형성한다. 상기 반도체 기판과 상기 실리사이드용 금속층 패턴을 반응시켜 실리사이드층을 형성하는 열처리 단계를 실시한다. 그런 다음, 상기 열처리 보호용 캡핑막 패턴을 제거한다.
여기에서도 상기 실리사이드용 금속층은 코발트 또는 니켈층일 수 있으며, 상기 열처리 캡핑용 보호막은 티타늄 질화막으로 형성할 수 있다.
이상과 같은 본 발명에 의하면, 특별한 공정의 추가없이도 반도체 소자의 게이트 위에만 또는 활성영역 위에만 선택적으로 실리사이드를 형성하여 반도체 소자를 제조할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 1 내지 도 5는 본 발명의 제1 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하여 반도체 기판(10) 상에 게이트 산화막(20)을 형성한 다음, 게이트 산화막(20) 상에 폴리실리콘층(30)을 형성한다. 게이트 산화막(20)은 실리콘 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 탄탈륨 산화막, 란타늄 산화막 등의 산화막을 CVD 또는 ALD 등의 방법으로 증착하여 형성할 수 있다. 폴리실리콘층(30)은 LP-CVD 등의 방법으로 도프트 폴리실리콘을 증착하여 형성하는데, 증착과 동시에 도핑하여도 되고 증착한 다음 도핑하여도 된다. 도핑 농도는 1013-1015cm-3수준으로 할 수 있다.
계속하여 폴리실리콘층(30) 상에 실리사이드용 금속층(40)과 열처리 캡핑용 보호막(50)을 순차 형성한다. 실리사이드용 금속층(40)으로는 코발트층 또는 니켈층을 형성할 수 있다. 실리사이드용 금속층(40)을 형성하는 단계는, 예를 들어 스퍼터링법에 의할 수 있다. 그리고, 실리사이드용 금속층(40)의 두께는 형성하려는 게이트의 CD나 높이 등을 고려하여 결정한다. 예를 들어, 게이트의 CD가 0.1 ㎛인 경우에 상기 실리사이드용 금속층(40)의 두께는 150 Å 이하가 되도록 할 수 있다. 열처리 캡핑용 보호막(50)은 티타늄 질화막으로 형성하는 것이 바람직하다. 특히 코발트와 같은 실리사이드용 금속층은 산화되기 쉽고 또한 산화되면 실리사이드 반응을 일으키기 어려우므로 열처리 캡핑용 보호막(50)을 형성하는 것이 바람직하다. 열처리 캡핑용 보호막(50)의 두께에 따라서 이후에 형성될 실리사이드층의 막질이 민감하게 변화하므로 공정의 재현성 및 누설 전류 특성을 향상시키기 위해서는 일정한 두께의 열처리 캡핑용 보호막(50)을 유지하는 것이 중요하다. 다음에, 열처리 캡핑용 보호막(50) 상에 감광막 패턴(60)을 형성한다.
도 2를 참조하여, 감광막 패턴(60)을 식각마스크로 하여 열처리 캡핑용 보호막(50)과 실리사이드용 금속층(40)을 식각하여 열처리 캡핑용 보호막 패턴(50a)과 실리사이드용 금속층 패턴(40a)을 형성한다. 이 때 이용하는 식각 가스의 조합은 Cl2를 주된 식각 가스로 하여, O2, N2및 NF3를 혼합한 가스일 수 있다.
다음으로 도 3에서와 같이, 감광막 패턴(60)은 애슁과 스트립으로 제거한 다음, 열처리 캡핑용 보호막 패턴(50a)과 실리사이드용 금속층 패턴(40a)을 하드 마스크로 하여 폴리실리콘층(30)을 식각한다. 이 때에도 Cl2를 주된 식각 가스로 하여, O2, N2및 NF3를 혼합한 가스를 이용할 수 있다. 이로써, 폴리실리콘층 패턴(30a), 실리사이드용 금속층 패턴(40a) 및 열처리 캡핑용 보호막 패턴(50a)이 적층된 게이트 패턴(G)이 형성된다. 이 과정에서 게이트 패턴(G) 하부의 게이트 산화막(20)도 식각되는 것이 일반적이다. 식각으로 게이트 패턴(G) 하부에만 존재하는 게이트 산화막은 참조번호 "20a"로 가리킨다.
도 4를 참조하여 폴리실리콘층 패턴(30a)과 실리사이드용 금속층 패턴(40a)을 반응시켜 실리사이드층(70)을 형성하는 열처리(H) 단계를 실시한다. 먼저, 폴리실리콘층 패턴(30a)의 실리콘과 실리사이드용 금속층 패턴(40a)의 금속이 반응하도록 게이트 패턴(G)이 형성된 결과물을 400-500℃에서 1차 RTA(Rapid Thermal Annealing)한다. 1차 RTA하는 단계는 보통 질소(N2) 가스 분위기하에서 50초 내외로 수행한다. 코발트층을 형성하였다면 이 과정에서 CoSi 상으로 이루어진 층이 생긴다. 다음으로, CoSi2와 같이 더욱 저저항인 원하는 상의 실리사이드층(70)이 형성되도록 상기 결과물을 800-900℃에서 2차 RTA한다. 2차 RTA하는 단계는 질소 가스 분위기에서 30초 정도 수행한다. 니켈층을 형성하였다면 저온에서 1 단계의 열처리를 통해 원하는 NiSi 상을 얻을 수 있다.
도 5를 참조하여, 열처리 캡핑용 보호막(50a)을 제거한다. 티타늄 질화막과 같은 막으로 열처리 캡핑용 보호막(50a)을 형성한 경우라면 PAN 스트립과 같은 방법으로 제거할 수 있다. 이 때, 미반응된 실리사이드용 금속층이 있으면 함께 제거할 수 있다. 이로써, 실리사이드층(70)으로 이루어진 게이트가 완성된다. 종래와 달리 게이트 주변의 활성영역에 실리사이드가 형성되지 않는다.
이와 같은 본 발명의 실시예에 의하면 게이트 위에만 부분적으로 실리사이드를 형성하여 반도체 소자를 제조할 수 있다.
도 6 내지 도 11은 본 발명의 제2 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 반도체 기판(110) 위에 실리사이드용 금속층(120)과 열처리 보호용 캡핑막(130)을 형성한다. 그리고, 열처리 보호용 캡핑막(130) 상에 활성영역을 한정할 감광막 패턴(140)을 형성한다. 실리사이드용 금속층(120)으로는 앞에서 언급한 대로 코발트층 또는 니켈층을 형성할 수 있고, 예컨대 스퍼터링법에 의할 수 있다. 열처리 캡핑용 보호막(130)도 티타늄 질화막으로 형성하는 것이 바람직하다.
도 7을 참조하여, 감광막 패턴(140)을 식각마스크로 하여 열처리 보호용 캡핑막(130)과 실리사이드용 금속층(120)을 식각하여 열처리 보호용 캡핑막 패턴(130a)과 실리사이드용 금속층 패턴(120a)을 형성한다.
다음, 도 8에서와 같이 감광막 패턴(140)을 제거한 다음, 열처리 보호용 캡핑막 패턴(130a)과 실리사이드용 금속층 패턴(120a)을 하드 마스크로 하여 반도체 기판(110)을 식각함으로써 활성영역 이외에는 트렌치(150)를 형성한다. 그리고 나서, 열처리 보호용 캡핑막 패턴(130a) 위로 트렌치(150) 안을 매립하는 절연막(160)을 형성한다. 예컨대, PE-CVD(Plasma Enhanced-CVD) 등의 방법을 이용하여 산화막을 증착한다. PE-CVD로 증착하는 산화막의 예로는 PEOX, PE-TEOS(PE-Tetraethylorthosilicate), HDP(High Density Plasma) 산화막 등이 있다. PEOX는 SiH4와 O2(또는 N2O)의 반응을 이용하고, PE-TEOS는 Si(OC2H5)4와 O2의 반응을 이용하며, HDP 산화막은 SiH4와 O2의 반응을 이용하여 형성한다. 그러나, 절연막(160)을 형성하는 방법이 반드시 PE-CVD이어야만 하는 것은 아니고 CVD, LP-CVD(Low Pressure-CVD), 혹은 SOD(Spin On Deposition)에 의하여도 된다.
도 9를 참조하여, 열처리 보호용 캡핑막 패턴(130a)의 상면이 드러날 때까지 절연막(160)을 평탄화시켜 트렌치(150) 안에 소자분리막(160a)을 형성한다. 절연막(160)의 평탄화는 CMP(Chemical Mechanical Polishing) 등의 방법으로 행한다. 이 때 열처리 보호용 캡핑막 패턴(130a)이 평탄화 단계의 종료점으로 기능할 수 있다.
그런 다음, 도 10을 참조하여 반도체 기판(110)과 실리사이드용 금속층 패턴(120a)을 반응시켜 실리사이드층(170)을 형성하는 열처리 단계를 실시한다. 코발트층을 형성한 경우라면, 반도체 기판(110)의 실리콘과 실리사이드용 금속층 패턴(120a)의 금속이 반응하도록 400-500℃, 질소 가스 분위기하에서 50초 내외로 1차 RTA를 수행한다. 이 과정에서 CoSi 상으로 이루어진 층이 반도체 기판(110) 안으로 생긴다. 다음으로, CoSi2와 같이 더욱 저저항인 원하는 상의 실리사이드층(170)이 형성되도록 상기 결과물을 800-900℃, 질소 가스 분위기에서 30초 정도로 2차 RTA한다. 니켈층을 형성하였다면 저온에서 1 단계의 열처리를 통해 NiSi 상을 얻을 수 있다.
그런 다음, 도 11에서와 같이 열처리 보호용 캡핑막 패턴(130a)을 제거한다. 티타늄 질화막과 같은 막으로 열처리 캡핑용 보호막(130a)을 형성한 경우에는 PAN 스트립과 같은 방법으로 제거할 수 있다. 이 때, 미반응된 실리사이드용 금속층이 있으면 함께 제거할 수 있다. 이로써, 실리사이드층(170)은 활성영역에만 형성된다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 바와 같이, 본 발명은 특별한 공정의 추가로 필요한 것이 아니라 게이트의 경우 패터닝시 하드 마스크로 종래 사용되는 ARL(Anti Reflection Layer), 예를 들어 SiON 증착 공정 대신에 실리사이드용 금속층인 코발트 또는 니켈 증착 공정을 적용함으로써 게이트 위에만 선택적으로 실리사이드를 형성할 수 있다.
또한, 활성영역을 정의하는 소자분리막 형성시 코발트 또는 니켈 증착 공정을 적용한 다음에 소자분리를 행함으로써 활성영역 위에만 선택적으로 실리사이드를 형성할 수 있다.
종래 실리사이드가 게이트와 활성영역 위에 동시에 형성되는 것에 비해, 본 발명에 따른 방법에 의하면 실리사이드를 저저항 요소로 채용하는 반도체 소자의 제조방법에 융통성을 가져올 수 있다.
Claims (8)
- 반도체 기판 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 폴리실리콘층을 형성하는 단계;상기 폴리실리콘층 상에 실리사이드용 금속층을 형성하는 단계;상기 실리사이드용 금속층 상에 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각마스크로 하여 상기 실리사이드용 금속층을 식각하여 실리사이드용 금속층 패턴을 형성하는 단계;상기 감광막 패턴을 제거하는 단계; 및상기 실리사이드용 금속층 패턴을 하드 마스크로 하여 상기 폴리실리콘층을 식각함으로써 폴리실리콘층 패턴과 실리사이드용 금속층 패턴이 적층된 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 게이트 패턴을 형성한 후 상기 폴리실리콘층 패턴과 실리사이드용 금속층을 반응시켜 실리사이드층을 형성하는 열처리 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제2항에 있어서, 상기 감광막 패턴을 형성하기 전에 상기 실리사이드용 금속층 상에 열처리 캡핑용 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제3항에 있어서, 상기 열처리 후 상기 열처리 캡핑용 보호막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판 위에 실리사이드용 금속층과 열처리 보호용 캡핑막을 형성하는 단계;상기 열처리 보호용 캡핑막 상에 활성영역을 한정할 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각마스크로 하여 상기 열처리 보호용 캡핑막과 상기 실리사이드용 금속층을 식각하여 열처리 보호용 캡핑막 패턴과 실리사이드용 금속층 패턴을 형성하는 단계;상기 감광막 패턴을 제거하는 단계;상기 열처리 보호용 캡핑막 패턴과 실리사이드용 금속층 패턴을 하드 마스크로 하여 상기 반도체 기판을 식각함으로써 활성영역 이외에는 트렌치를 형성하는 단계;상기 열처리 보호용 캡핑막 패턴 위로 상기 트렌치 안을 매립하는 절연막을 형성하는 단계;상기 열처리 보호용 캡핑막 패턴의 상면이 드러날 때까지 상기 절연막을 평탄화시켜 상기 트렌치 안에 소자분리막을 형성하는 단계;상기 반도체 기판과 상기 실리사이드용 금속층 패턴을 반응시켜 실리사이드층을 형성하는 열처리 단계; 및상기 열처리 보호용 캡핑막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항 또는 제5항에 있어서, 상기 실리사이드용 금속층은 코발트 또는 니켈층인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제3항 또는 제5항에 있어서, 상기 열처리 캡핑용 보호막은 티타늄 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항 또는 제5항에 있어서, 상기 열처리 단계는,상기 폴리실리콘층 패턴의 실리콘과 상기 실리사이드용 금속층의 금속이 반응하도록 상기 게이트 패턴이 형성된 결과물을 400-500℃에서 1차 RTA(Rapid Thermal Annealing)하는 단계; 및실리사이드층이 형성되도록 상기 결과물을 800-900℃에서 2차 RTA하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018209200A3 (en) * | 2017-05-12 | 2018-12-13 | Applied Materials, Inc. | Deposition of metal silicide layers on substrates and chamber components |
-
2003
- 2003-07-29 KR KR1020030052392A patent/KR20050013817A/ko not_active Application Discontinuation
Cited By (3)
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| WO2018209200A3 (en) * | 2017-05-12 | 2018-12-13 | Applied Materials, Inc. | Deposition of metal silicide layers on substrates and chamber components |
| US10734232B2 (en) | 2017-05-12 | 2020-08-04 | Applied Materials, Inc. | Deposition of metal silicide layers on substrates and chamber components |
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