KR20050013379A - Examination method for of semiconductor chip and method for measuring the total height and stand-off of semiconductor chip - Google Patents
Examination method for of semiconductor chip and method for measuring the total height and stand-off of semiconductor chipInfo
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Abstract
Description
본 발명은 반도체 칩을 검사하는 방법에 관한 것으로, 더 상세하게는 반도체 칩의 토탈하이트(total height) 및 스탠드오프(stand-off)를 측정하는 방법 및 반도체 칩이 인쇄회로기판(printed circuit board)과 같은 기판 상에 안정적으로 실장될 수 있는지 여부를 검사하는 방법에 관한 것이다.The present invention relates to a method for inspecting a semiconductor chip, and more particularly, to a method for measuring total height and stand-off of a semiconductor chip and a semiconductor chip in a printed circuit board. It relates to a method for inspecting whether or not it can be mounted stably on a substrate such as.
반도체 칩은 인쇄회로기판 상에 형성된 패드와 전기적으로 접촉되는 연결부들을 가지며, 이들 연결부들은 크게 칩의 측면에 핀 형상으로 돌출된 리드 타입과 칩의 바닥면에 볼 형상으로 형성된 볼 타입으로 이루어진다.The semiconductor chip has connection parts in electrical contact with the pads formed on the printed circuit board, and these connection parts are mainly formed of a lead type protruding in a pin shape on the side of the chip and a ball type formed in a ball shape on the bottom surface of the chip.
일반적으로 반도체 칩이 인쇄회로기판 상에 실장되기 전, 반도체 칩의 연결부들에 대해 다양한 검사가 이루어진다. 리드 타입의 반도체 칩들에 대한 검사 중 대표적인 것으로 리드 동일평면성(lead coplanarity), 리드 오프셋(lead offset), 리드 스큐(lead skew), 리드 피치(lead pitch), 그리고 리드 폭(lead width) 등이 있다.In general, before the semiconductor chip is mounted on the printed circuit board, various inspections are performed on the connecting portions of the semiconductor chip. Representative tests of lead type semiconductor chips include lead coplanarity, lead offset, lead skew, lead pitch, and lead width. .
이상적인 경우 리드들은 모두 동일한 길이를 가지며, 모든 리드들의 선단부는 동일평면 상에 위치되고, 이 평면은 반도체 칩의 상부면과 수평을 이루어야 한다. 그러나 실제 리드들의 길이가 상이하므로, 반도체 칩이 인쇄회로기판 상에 장착될 때 반도체 칩의 상부면은 최초 배치되고자 하는 면보다 상부로 돌출되며, 이로 인해 반도체 칩의 상부면을 덮개로 커버할 수 없는 문제가 발생된다. 상술한 문제는 전자제품의 사이즈가 소형화됨에 따라 더욱 그러하다.Ideally, the leads should all have the same length, and the leading ends of all leads should be located on the same plane, which should be parallel to the top surface of the semiconductor chip. However, since the lengths of the actual leads are different, when the semiconductor chip is mounted on the printed circuit board, the upper surface of the semiconductor chip protrudes above the surface on which it is to be initially placed, which makes it impossible to cover the upper surface of the semiconductor chip with a cover. A problem arises. The above-mentioned problem is even more so as the size of electronic products is downsized.
따라서 반도체 칩이 기판에 실장되기 전에 반도체 칩이 실질적으로 놓여지는 평면인 시팅평면(seating plane : 이는 가장 아래로 돌출된 3개의 리드들의 선단부를 지나는 평면)으로부터 반도체 칩의 상부면까지의 거리를 측정하는 검사가 요구된다.Therefore, the distance from the seating plane, which is the plane on which the semiconductor chip is actually placed before the semiconductor chip is mounted on the substrate, to the top surface of the semiconductor chip, is measured from the seating plane. Inspection is required.
본 발명은 반도체 칩이 실질적으로 놓여지는 평면 상의 복수의 위치들로부터 반도체 칩의 상부면까지의 높이를 검사할 수 있는 반도체 칩 검사방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a method for inspecting a semiconductor chip capable of inspecting a height from a plurality of positions on a plane on which the semiconductor chip is substantially placed to an upper surface of the semiconductor chip.
본 발명은 반도체 칩의 토탈하이트와 스탠드오프를 측정하는 방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a method for measuring total height and standoff of a semiconductor chip.
도 1은 본 발명의 바람직한 일 예에 따른 검사장치를 개략적으로 보여주는 사시도;1 is a perspective view schematically showing an inspection apparatus according to a preferred embodiment of the present invention;
도 2는 도 1의 지그플레이트의 사시도;FIG. 2 is a perspective view of the jig plate of FIG. 1; FIG.
도 3a, 도 3b, 그리고 도 3c는 각각 하부카메라, 제 1측부카메라, 그리고 제 2측부카메라의 이미지부에 맺힌 반도체 칩과 지그플레이트의 상을 보여주는 도면들;3A, 3B, and 3C are views showing images of a semiconductor chip and a jig plate formed on an image portion of a lower camera, a first side camera, and a second side camera, respectively;
도 4는 본 발명의 바람직한 일실시예에 따른 검사방법을 순차적으로 보여주는 플로우차트;4 is a flowchart sequentially showing a test method according to an embodiment of the present invention;
도 5는 캘리브레이터 사시도;5 is a perspective view of the calibrator;
도 6a, 도 6b, 그리고 도 6c는 각각 하부카메라, 제 1측부카메라, 그리고 제 2측부카메라의 이미지부에 맺힌 캘리브레이터의 상을 보여주는 도면들;6A, 6B, and 6C show an image of a calibrator attached to an image portion of a lower camera, a first side camera, and a second side camera, respectively;
도 7a는 기준면으로부터 각각의 리드들의 선단부의 높이를 구하는 방법을 보여주는 도면;7A shows a method for obtaining the height of the tip of each lead from a reference plane;
도 7b와 도 7c는 각각 하부카메라와 제 1측부카메라의 이미지부에 맺힌 반도체 칩의 상을 보여주는 도면들;7B and 7C show images of a semiconductor chip formed on an image portion of a lower camera and a first side camera, respectively;
도 8은 LMS 평면과 시팅평면을 보여주는 도면;8 shows an LMS plane and a seating plane;
도 9a는 지그들 선단의 높이를 구하는 방법을 보여주는 도면;9A shows a method of obtaining the height of the jig tip;
도 9b와 도 9c는 각각 하부카메라와 제 2측부카메라의 이미지부에 맺힌 반도체 칩의 상과 지그플레이트의 상을 보여주는 도면들;9B and 9C are views showing an image of a semiconductor chip and a jig plate formed on an image portion of a lower camera and a second side camera, respectively;
도 10은 기준점을 구하는 방법을 보여주는 도면;10 shows a method of obtaining a reference point;
도 11은 반도체 칩의 토탈하이트와 스탠드오프를 보여주는 도면;11 shows a total height and standoff of a semiconductor chip;
도 12는 반도체 칩의 토탈하이트를 구하는 방법을 순차적으로 보여주는 플로우차트;12 is a flowchart sequentially showing a method of obtaining a total height of a semiconductor chip;
도 13은 반도체 칩의 스탠드오프를 구하는 방법을 순차적으로 보여주는 플로우차트;13 is a flowchart sequentially showing a method of obtaining a standoff of a semiconductor chip;
도 14는 반도체 칩의 스탠드오프를 측정하기 위한 검사장치를 개략적으로 보여주는 도면;14 schematically shows an inspection apparatus for measuring standoffs of a semiconductor chip;
도 15a는 도 14의 지그들 선단의 높이를 구하는 방법을 보여주는 도면;15A is a view showing a method of obtaining the height of the jig tip of FIG. 14;
도 15b와 도 15c는 각각 하부카메라와 제 2측부카메라의 이미지부에 맺힌 반도체 칩의 상과 지그플레이트의 상을 보여주는 도면들이다.15B and 15C are diagrams illustrating an image of a semiconductor chip and a jig plate formed on an image portion of a lower camera and a second side camera, respectively.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
30 : 하부카메라 40 : 제 1측부카메라30: lower camera 40: first side camera
50 : 제 2측부카메라 100 : 반도체 칩50: second side camera 100: semiconductor chip
200 : 지그플레이트 300 : 하부카메라 이미지부200: jig plate 300: lower camera image portion
400 : 제 1측부카메라 이미지부 500 : 제 2측부카메라 이미지부400: first side camera image unit 500: second side camera image unit
600 : 캘리브레이터 700 : 기준면600: Calibrator 700: reference plane
상술한 목적을 달성하기 위하여 본 발명인 반도체 칩 검사방법은 반도체 칩의 하부면을 촬상하는 하부 카메라, 상기 반도체 칩의 하부면으로부터 일정각도 경사지도록 배치되며 상기 반도체 칩의 리드들을 촬상하는 제 1측부카메라, 그리고 상기 반도체 칩의 하부면으로부터 일정각도 경사지도록 배치되며 상기 반도체 칩의 하부면과 접촉되도록 놓여진 지그플레이트의 지그들을 촬상하는 제 2측부카메라가 제공되는 단계, 복수의 도트들이 형성된 캘리브레이터가 일정위치에 제공되는 단계, 상기 하부카메라, 상기 제 1측부카메라, 그리고 상기 제 2측부카메라의 이미지부의 위치와 상기 캘리브레이터의 상부면의 위치에 대해 매칭이 이루어지는 단계, 반도체 칩이 제공되는 단계, 상기 반도체 칩의 연결부들 중 가장 아래로 돌출된 3개의 연결부들의 선단을 지나는 시팅평면을 구하는 단계, 상기 반도체 칩의 상부면을 지나는 탑평면을 구하는 단계, 상기 시팅평면이나 그와 인접하는 부분 또는 상기 탑평면에서 복수의 기준점들을 추출하는 단계, 상기 복수의 기준점들로부터 상기 시팅평면 또는 상기 탑평면까지의 거리들을 구하는 단계, 그리고 각각의 상기 거리가 기설정된 범위 이내에 포함되는지 여부를 검사하는 단계를 포함한다.In order to achieve the above object, a semiconductor chip inspection method according to the present invention includes a lower camera for photographing a lower surface of a semiconductor chip, and a first side camera configured to be inclined at an angle from a lower surface of the semiconductor chip and for capturing leads of the semiconductor chip. And a second side camera arranged to be inclined at an angle from a lower surface of the semiconductor chip and configured to photograph jigs of a jig plate placed to contact the lower surface of the semiconductor chip, wherein a calibrator having a plurality of dots is provided at a predetermined position. Wherein the step, the matching of the position of the image portion of the lower camera, the first side camera, and the second side camera and the position of the upper surface of the calibrator, the semiconductor chip is provided, the semiconductor chip Line of the three most protruding connections Obtaining a seating plane passing through the stage, obtaining a top plane passing through the upper surface of the semiconductor chip, extracting a plurality of reference points from the seating plane or a portion adjacent thereto or the top plane, the plurality of reference points Obtaining distances from the seating plane or the top plane to and checking whether each of the distances falls within a preset range.
상기 캘리브레이션이 수행되는 단계는 상기 하부카메라, 상기 제 1측부카메라, 그리고 상기 제 2측부카메라로 상기 캘리브레이터를 촬상하는 단계와 상기 하부카메라, 상기 제 1측부카메라, 그리고 상기 제 2측부카메라 각각의 이미지부에 맺히는 상기 캘리브레이터의 도트들의 위치가 제어부에 기억되는 단계를 포함한다.The calibration may be performed by photographing the calibrator with the lower camera, the first side camera, and the second side camera, and an image of each of the lower camera, the first side camera, and the second side camera. And storing the positions of the dots of the calibrator in the control unit.
상기 시팅평면을 구하는 단계는 상기 하부카메라에 의해 촬상된 이미지와 상기 제 1측부카메라에 의해 촬상된 이미지를 이용하여 상기 반도체 칩의 리드들의 선단부의 위치를 구하는 단계, 상가 리드들의 선단부 위치들을 인접하게 지나는 가상의 평면을 구하는 단계, 상기 리드들의 선단부들 중 상기 가상의 평면으로부터 가장 돌출된 3개의 리드들을 구하는 단계, 그리고 상기 3개의 리드들 선단부를 지나는 평면을 구하고, 이를 시팅평면으로 설정하는 단계를 포함한다.The obtaining of the seating plane may include obtaining positions of ends of the leads of the semiconductor chip by using the images captured by the lower camera and the images photographed by the first side camera. Obtaining a passing virtual plane, obtaining three leads most protruding from the imaginary plane among the leading ends of the leads, and finding a plane passing through the three leading ends of the leads and setting it as a seating plane. Include.
상기 탑평면을 구하는 단계는 복수의 지그들을 가지는 지그플레이트가 상기 반도체 칩의 상부면과 접촉되도록 제공되는 단계, 상기 하부카메라와 상기 제 2측부카메라의 이미지부에 맺힌 상기 지그플레이트의 상을 이용하여 상기 지그플레이트의 지그 선단의 위치를 구하는 단계, 그리고 상가 지그플레이트의 지그 선단부 위치들을 인접하여 지나는 가상의 평면을 구하고, 상기 가상의 평면을 탑평면으로 설정하는 단계를 포함한다.The obtaining of the top plane may include providing a jig plate having a plurality of jigs in contact with an upper surface of the semiconductor chip, by using an image of the jig plate formed on an image portion of the lower camera and the second side camera. Obtaining a position of the jig tip of the jig plate, and obtaining a virtual plane passing adjacent to the jig tip positions of the mall jig plate, and setting the virtual plane as a top plane.
상기 복수의 기준점들을 추출하는 단계는 상기 하부카메라의 이미지부에 맺힌 반도체 칩의 상에서 프론트면과 리어면에 해당되는 선분을 각각 연장하고, 상기 반도체 칩의 상의 측면들 각각에서 가장 돌출된 2개의 리드들의 선단부를 직선으로 연결하는 단계, 상기 연장된 선분들과 상기 직선들에 의해 이루어진 사각형의 모서리 위치를 추출하는 단계, 그리고 상기 시팅평면이나 이와 인접하는 위치, 또는 상기 탑평면에서 상기 모서리 위치에 대응되는 위치를 추출하고, 이들을 기준점으로 설정하는 단계를 포함한다.The extracting of the plurality of reference points may include extending the line segments corresponding to the front surface and the rear surface of the semiconductor chip formed on the image portion of the lower camera, respectively, and having the two leads most protruding from each of the side surfaces of the semiconductor chip. Connecting the distal end of each of the straight lines, extracting a corner position of the quadrangle formed by the extended line segments and the straight lines, and corresponding to the seating plane or a position adjacent thereto or the corner position on the top plane. Extracting the positions, and setting them as reference points.
또한, 본 발명의 반도체 칩의 토탈하이트를 측정하는 방법은 반도체 칩의 하부면을 촬상하는 하부 카메라, 상기 반도체 칩의 하부면으로부터 일정각도 경사지도록 배치되며, 상기 반도체 칩의 연결부들을 촬상하는 제 1측부카메라, 그리고 상기 반도체 칩의 하부면으로부터 일정각도 경사지도록 배치되며, 상기 반도체 칩의 상부면과 접촉되도록 놓여진 지그플레이트의 지그들을 촬상하는 제 2측부카메라가 제공되는 단계, 임의의 기준면에 캘리브레이터 제공되는 단계, 상기 기준면 상의 위치와 상기 하부카메라, 상기 제 1측부카메라, 그리고 상기 제 2측부카메라의 이미지부의 위치를 매칭하는 단계, 상부면에 복수의 지그들을 가지는 지그플레이트가 접촉되어 놓여진 반도체 칩이 검사위치에 제공되는 단계, 상기 하부카메라, 상기제 1측부카메라, 상기 제 2측부카메라에 의해 상기 반도체 칩과 상기 지그플레이트가 촬상되는 단계, 상기 반도체 칩의 연결부 선단의 위치를 구하는 단계, 상기 하부카메라와 상기 제 1측부카메라의 이미지부에 맺힌 연결부의 상을 이용하여 연결부 선단의 위치를 구하는 단계, 상기 하부카메라와 상기 제 2측부카메라의 이미지부에 맺힌 상기 지그들의 상을 이용하여 상기 지그들의 선단의 위치를 구하는 단계, 상기 지그들의 선단들을 인접하게 지나는 평면인 탑평면을 구하는 단계, 그리고 상기 연결부 선단의 위치로부터 상기 탑평면까지의 거리를 구하는 단계를 포함한다.In addition, the method for measuring the total height of the semiconductor chip of the present invention is a lower camera for photographing the lower surface of the semiconductor chip, the first camera is arranged to be inclined at an angle from the lower surface of the semiconductor chip, the first imaging the connection portion of the semiconductor chip Providing a side camera and a second side camera disposed to be inclined at an angle from a lower surface of the semiconductor chip, and photographing jigs of a jig plate placed to contact the upper surface of the semiconductor chip, providing a calibrator on an arbitrary reference plane. Matching the position on the reference plane with the position of the image unit of the lower camera, the first side camera, and the second side camera, and a semiconductor chip having a jig plate having a plurality of jigs in contact with the upper surface thereof. The step provided at the inspection position, the lower camera, the first side camera, the image Imaging the semiconductor chip and the jig plate by a second side camera, obtaining a position of a tip of the connection part of the semiconductor chip, and using an image of the connection part formed on the image part of the lower camera and the first side camera Obtaining the position of the front end of the connection, Obtaining the position of the front end of the jig by using the image of the jig formed on the image portion of the lower camera and the second side camera, Planar passing through the front end of the jig adjacent to Obtaining a plane, and calculating a distance from the position of the connection tip to the top plane.
또한, 본 발명의 반도체 칩의 스탠드오프(stand off)를 측정하는 방법은 반도체 칩의 하부면을 촬상하는 하부 카메라, 상기 반도체 칩의 하부면으로부터 일정각도 경사지도록 배치되며 상기 반도체 칩의 연결부들을 촬상하는 제 1측부카메라, 그리고 상기 반도체 칩의 하부면으로부터 일정각도 경사지도록 배치되며 상기 반도체 칩의 하부면과 접촉되도록 놓여진 지그플레이트의 지그들을 촬상하는 제 2측부카메라가 제공되는 단계, 임의의 기준면에 캘리브레이터 제공되는 단계, 상기 기준면 상의 위치와 상기 하부카메라, 상기 제 1측부카메라, 그리고 상기 제 2측부카메라의 이미지부의 위치를 매칭하는 단계, 반도체 칩과 그 하부면에 접촉되도록 배치되며 복수의 지그들을 가지는 지그플레이트가 검사위치에 제공되는 단계, 상기 하부카메라, 상기 제 1측부카메라, 상기 제 2측부카메라에 의해 상기 반도체 칩과 상기 지그플레이트가 촬상되는 단계, 상기 반도체 칩의 연결부 선단의 위치를 구하는 단계, 상기 하부카메라와 상기 제 1측부카메라의 이미지부에 맺힌 연결부의 상을이용하여 연결부 선단의 위치를 구하는 단계, 상기 하부카메라와 상기 제 2측부카메라의 이미지부에 맺힌 상기 지그들의 상을 이용하여 상기 지그들의 상부면 선단의 위치를 구하는 단계, 상기 지그들의 상부면 선단들을 인접하게 지나는 평면인 바텀평면을 구하는 단계, 그리고 상기 연결부 선단의 위치로부터 상기 바텀평면까지의 거리를 구하는 단계를 포함한다.In addition, the method for measuring the stand off of the semiconductor chip of the present invention is a lower camera for imaging the lower surface of the semiconductor chip, disposed to be inclined at an angle from the lower surface of the semiconductor chip to capture the connecting portion of the semiconductor chip A first side camera is provided, and a second side camera is disposed so as to be inclined at an angle from a lower surface of the semiconductor chip, and photographs the jigs of a jig plate placed to be in contact with the lower surface of the semiconductor chip. Providing a calibrator, matching the position on the reference surface and the position of the image portion of the lower camera, the first side camera, and the second side camera, disposed in contact with the semiconductor chip and the lower surface and a plurality of jigs Wherein the jig plate is provided in the inspection position, the lower camera, the first Photographing the semiconductor chip and the jig plate by a sub-camera and the second side camera, obtaining a position of a tip of a connection part of the semiconductor chip, and a connection part formed on an image part of the lower camera and the first side camera. Obtaining a position of a front end of the connecting part by using an image, obtaining a position of a front end of the upper surface of the jig by using the image of the jig formed on the image part of the lower camera and the second side camera, and an upper surface of the jig Obtaining a bottom plane that is a plane passing through the tips adjacently, and obtaining a distance from the position of the tip of the connection portion to the bottom plane.
이하, 본 발명의 실시예를 첨부된 도면 도 1 내지 도 15를 참조하면서 보다 상세히 설명한다. 본 발명의 실시예는 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어 지는 것으로 해석되어져서는 안 된다. 본 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서 도면에서의 요소의 형상은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이다.Hereinafter, an embodiment of the present invention will be described in more detail with reference to FIGS. 1 to 15. The embodiments of the present invention may be modified in various forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. This embodiment is provided to more completely explain the present invention to those skilled in the art. Therefore, the shape of the elements in the drawings are exaggerated to emphasize a clearer description.
다음의 실시예에서는 인쇄회로기판(printed circuit board)의 패드와 접촉되는 연결부로서 양측면에 리드(lead)들을 가지는 반도체 칩(100)을 일예로 들어 설명한다. 그러나 본 발명의 검사방법은 상술한 연결부로서 상부면에 볼들을 가지는 반도체 칩에도 적용될 수 있다.In the following embodiment, a semiconductor chip 100 having leads on both sides as a connection part in contact with a pad of a printed circuit board will be described as an example. However, the inspection method of the present invention can also be applied to a semiconductor chip having balls on the upper surface as the above-described connecting portion.
도 1은 본 발명의 바람직한 일예에 따른 검사장치(1)를 개략적으로 보여주는 사시도이다. 도 1을 참조하면, 검사장치(1)는 지그플레이트(zig plate)(200), 반도체 칩(100)의 하부면을 촬상하는 하부카메라(low camera)(30)와 반도체 칩의 리드들(120)을 촬상하는 제 1측부카메라(first side camera)(40), 그리고 반도체 칩의 상부면(111)과 접촉하는 지그플레이트의 지그들(220)을 촬상하는 제2측부카메라(second side camera)(50)를 가진다.1 is a perspective view schematically showing an inspection apparatus 1 according to a preferred embodiment of the present invention. Referring to FIG. 1, the inspection apparatus 1 includes a jig plate 200, a low camera 30 for imaging a lower surface of the semiconductor chip 100, and leads 120 of the semiconductor chip. A first side camera 40 for imaging an image, and a second side camera for imaging the jigs 220 of the jig plate in contact with the upper surface 111 of the semiconductor chip ( 50).
하부카메라(30)와 제 1측부카메라(40)는 시팅평면(seating plane)을 구하기 위해 사용되며, 하부카메라(30)와 제 2측부카메라(50)는 반도체 칩의 탑평면(top plane)을 구하기 위해 사용된다. 여기서 시팅평면이란 가장 아래로 돌출된 3개의 리드들(120)의 선단부를 지나는 평면이고, 탑평면이란 반도체 칩의 상부면(111)과 가장 인접한 가상의 평면이다.The lower camera 30 and the first side camera 40 are used to obtain a seating plane, and the lower camera 30 and the second side camera 50 form a top plane of the semiconductor chip. Used to get Here, the seating plane is a plane passing through the leading end of the three leads 120 protruding downward, and the top plane is a virtual plane closest to the top surface 111 of the semiconductor chip.
도 2는 지그플레이트(200)의 사시도이다. 지그플레이트(200)는 그 상부면과 하부면이 평평한 평판으로, 양측에는 각각 바깥쪽으로 돌출된 복수의 지그들(220)을 가진다. 지그플레이트의 지그들(220)은 반도체 칩의 프론트면(113)과 리어면(114)의 방향으로 반도체 칩(100)으로부터 돌출되도록 배치된다. 지그들(220)이 반도체 칩의 측면(115, 116) 방향으로 돌출되도록 배치되면, 제 1측부카메라에 리드들(120)의 영상과 지그들(220)의 영상이 겹쳐지기 때문이다. 지그들(220)은 카메라들(30, 40, 50)에 의해 촬상될 때, 지그플레이트(200)로부터 추출되는 점들의 위치를 제공한다. 지그플레이트의 하부면(212)은 반도체 칩의 상부면(111)과 접촉되도록 배치되며, 지그플레이트의 하부면(212)과 가장 인접한 평면은 상술한 탑평면이 된다.2 is a perspective view of the jig plate 200. The jig plate 200 is a flat plate having a top surface and a bottom surface thereof, and has a plurality of jigs 220 protruding outwardly on both sides thereof. The jig 220 of the jig plate is disposed to protrude from the semiconductor chip 100 in the direction of the front surface 113 and the rear surface 114 of the semiconductor chip. If the jig 220 is disposed to protrude toward the side surfaces 115 and 116 of the semiconductor chip, an image of the leads 120 and an image of the jig 220 overlap the first side camera. The jig 220 provides the location of the points extracted from the jig plate 200 when imaged by the cameras 30, 40, 50. The bottom surface 212 of the jig plate is disposed to be in contact with the top surface 111 of the semiconductor chip, and the plane closest to the bottom surface 212 of the jig plate becomes the top plane described above.
하부카메라(30)와 제 1, 2측부카메라(40, 50)는 모두 반도체 칩(100)이 놓이는 검사위치의 하부에 배치되며, 하부카메라(30)는 반도체 칩의 하부면(112)이 촬상되도록 수직방향으로 놓이도록 배치된다. 제 1측부카메라(40)는 반도체 칩의 프론트면(113)과 하부면(112)을 바라보도록 경사진 방향으로 설치되며, 반도체 칩의양측면(115, 116)에 형성된 리드들(120)이 서로 대칭으로 촬상하도록 배치된다. 제 2측부카메라(50)는 반도체 칩의 일측면(115)과 하부면(112)을 바라보도록 경사진 방향으로 설치되며, 반도체 칩의 상부면(111) 상에 놓인 지그플레이트의 지그들(220)이 서로 대칭으로 촬상되도록 배치된다. 바람직하게는 제 1측부카메라(40)와 제 2측부카메라(50)는 각각 수평면으로부터 45° 경사지고, 서로간에 90° 를 유지하도록 배치된다. 카메라들(30, 40, 50)에 반도체 칩의 영상이 뚜렷하게 촬상되도록 반도체 칩(100)이 놓여지는 검사위치의 상부에는 후광(backlight)(도시되지 않음)이 제공된다.The lower camera 30 and the first and second side cameras 40 and 50 are both disposed under an inspection position where the semiconductor chip 100 is placed, and the lower camera 30 captures an image of the lower surface 112 of the semiconductor chip. It is arranged to lie in the vertical direction as much as possible. The first side camera 40 is installed in an inclined direction so as to face the front surface 113 and the lower surface 112 of the semiconductor chip, and the leads 120 formed on both sides 115 and 116 of the semiconductor chip are mutually opposite. It is arranged to image symmetrically. The second side camera 50 is installed in an inclined direction so as to face the one side 115 and the bottom surface 112 of the semiconductor chip, and the jigs 220 of the jig plate placed on the top surface 111 of the semiconductor chip. ) Are arranged to be symmetrically captured with each other. Preferably, the first side camera 40 and the second side camera 50 are respectively inclined at 45 ° from the horizontal plane and are arranged to maintain 90 ° with each other. A backlight (not shown) is provided above the inspection position where the semiconductor chip 100 is placed so that the images of the semiconductor chip are clearly captured by the cameras 30, 40, and 50.
도 3a, 도 3b, 그리고 도 3c는 상술한 바와 같이 카메라들(30, 40, 50)이 배치될 때, 각각 하부카메라(30), 제 1측부카메라(40), 그리고 제 2측부카메라(50)의 이미지부에 맺힌 상을 보여주는 도면이다. 도면에서 인출번호 중 첨자 a, b, c는 대상물이 각각의 카메라의 이미지부에 맺힌 상을 나타낸다. 도 3a를 참조하면, 하부카메라(30)는 반도체 칩(100)의 수직아래에서 반도체 칩(100)을 촬상하므로, 서로 마주보는 위치에 배치된 리드들(120) 및 지그플레이트의 지그들(220)은 서로 대칭이 되도록 그 하부면(122, 222)의 상이 맺힌다.3A, 3B, and 3C illustrate the lower camera 30, the first side camera 40, and the second side camera 50, respectively, when the cameras 30, 40, and 50 are disposed as described above. Is a view showing an image formed in the image unit of FIG. In the drawing, the subscripts a, b, and c in the drawing numbers represent the images on the image portion of each camera. Referring to FIG. 3A, since the lower camera 30 captures the semiconductor chip 100 under the vertical direction of the semiconductor chip 100, the leads 120 and the jigs 220 of the jig plate disposed at positions facing each other. ) Forms images of the lower surfaces 122 and 222 so as to be symmetrical to each other.
도 3b를 참조하면, 제 1측부카메라(40)는 반도체 칩의 프론트면(113)과 하부면(112)으로부터 각각 45° 경사진 상태에서 반도체 칩(100)을 촬상하므로, 서로 마주보는 위치에 배치된 리드들(120)은 서로 대칭이 되도록 리드의 하부면(122)과 일측면(124)의 상이 맺히나, 지그들(140)은 서로 비대칭인 상태로 상이 맺힌다. 즉, 제 1측부카메라(40)와 인접한 위치의 지그들(140)은 프론트면(226)과하부면(222)이 촬상되고, 이와 마주보는 위치의 지그들(220)은 하부면(222)만이 촬상되어 제 1측부카메라의 이미지부(400)에 상이 맺힌다.Referring to FIG. 3B, since the first side camera 40 captures the semiconductor chip 100 in a state inclined at 45 ° from the front surface 113 and the bottom surface 112 of the semiconductor chip, respectively, the first side camera 40 is positioned at the position facing each other. The arranged leads 120 are formed on the lower surface 122 and one side 124 of the lead to be symmetrical with each other, but the jig 140 is formed asymmetrically with each other. That is, the front surface 226 and the lower surface 222 of the jig 140 at the position adjacent to the first side camera 40 is imaged, and the jig 220 at the position facing the lower surface 222 only. The image is captured and forms an image on the image unit 400 of the first side camera.
도 3c를 참조하면, 제 2측부카메라(50)는 반도체 칩의 일측면(115)과 하부면(112)으로부터 각각 45° 경사진 상태에서 반도체 칩(100)을 촬상하므로, 서로 마주보는 위치에 배치된 지그들(220)은 서로 대칭이 되도록 하부면(222)과 일측면(224)의 상이 맺히나, 리드들(120)은 서로 비대칭인 상태로 상이 맺힌다. 즉, 제 2측부카메라(50)와 인접한 위치의 리드들(120)은 프론트면(126)과 하부면(122)이 촬상되고, 이와 마주보는 위치의 리드들(120)은 하부면(122)만이 촬상되어 제 2측부카메라의 이미지부(500)에 상이 맺힌다.Referring to FIG. 3C, since the second side camera 50 photographs the semiconductor chip 100 in a state inclined at 45 ° from each of the one side 115 and the bottom surface 112 of the semiconductor chip, the second side camera 50 is positioned at the position facing each other. The arranged jig 220 bears an image of the lower surface 222 and one side 224 so as to be symmetrical with each other, but the leads 120 bear an image asymmetrically. That is, the leads 120 of the position adjacent to the second side camera 50 are captured by the front surface 126 and the lower surface 122, and the leads 120 of the position facing the second side camera 50 are the lower surface 122. Only the image is picked up to form an image on the image unit 500 of the second side camera.
다음에는 상술한 검사장치를 사용하여 반도체 칩(100)의 높이를 측정하는 방법을 설명한다. 반도체 칩(100)의 높이는 반도체 칩의 실제 놓여지는 평면으로부터 반도체 칩의 상부면(111)까지의 높이이다. 도 4는 본 발명의 바람직한 일실시예에 따른 검사방법을 순차적으로 보여주는 플로우차트이다. 도 4를 참조하여 검사방법을 개략적으로 설명하면, 처음에 각각의 카메라의 이미지부(300, 400, 500) 상의 위치와 기준면(700)상의 좌표를 매칭하는 캘리브레이션(calibration)이 이루어진다(스텝 S10). 기준면(700)이란 반도체 칩(100)의 상부에 위치되는 가상의 수평면이다. 이후, 각각의 리드 선단의 공간좌표를 구한 후, 이들 좌표들을 가장 인접하게 지나는 가상의 평면(이하 LMS 평면, least mean square plane)을 구한다(스텝 S20). 그리고 각각의 리드선단으로부터 LMS 평면까지의 수직거리를 구한 후, LMS 평면보다 가장 아래로 돌출된 3개의 리드(120)를 추출하여 이들 선단을 지나는시트 평면(seating plane)을 구한다(스텝 S30). 이후 하부카메라와 제 2측부카메라의 이미지부(300, 400)에 맺힌 지그플레이트의 상(200a, 200c)을 이용하여 반도체 칩(100)의 탑평면을 구하고(스텝 S40), 시팅평면에서 기준점들을 추출한 후 이들 기준점들로부터 탑평면까지의 거리를 구한다(스텝 S50, S60). 기준점이란 탑평면까지의 거리 측정이 필요한 임의의 위치이다. 이들 거리가 모두 설정범위 내에 포함되면, 반도체 칩(100)은 양호한 칩으로 인식되고 어느 하나가 설정범위로부터 벗어나면 불량한 칩으로 인식된다(스텝 S70). 이하 각각의 단계를 보다 구체적으로 설명한다.Next, a method of measuring the height of the semiconductor chip 100 using the above-described inspection apparatus will be described. The height of the semiconductor chip 100 is the height from the plane in which the semiconductor chip is actually placed to the upper surface 111 of the semiconductor chip. 4 is a flowchart sequentially showing a test method according to an exemplary embodiment of the present invention. Referring to FIG. 4, the inspection method will be schematically described. First, a calibration is performed to match the positions on the image units 300, 400, and 500 of the respective cameras and the coordinates on the reference plane 700 (step S10). . The reference plane 700 is a virtual horizontal plane positioned on the semiconductor chip 100. Subsequently, after obtaining the spatial coordinates of each lead tip, a virtual plane (hereinafter, LMS plane, least mean square plane) passing through these coordinates most closely is obtained (step S20). After calculating the vertical distance from each lead end to the LMS plane, three leads 120 protruding below the LMS plane are extracted to obtain a seating plane passing through these ends (step S30). Subsequently, the top plane of the semiconductor chip 100 is obtained by using the images 200a and 200c of the jig plates formed on the image units 300 and 400 of the lower camera and the second side camera (step S40), and reference points are determined from the seating plane. After extraction, the distance from these reference points to the top plane is obtained (steps S50 and S60). The reference point is any position where distance measurement to the top plane is required. If these distances are all included in the setting range, the semiconductor chip 100 is recognized as a good chip, and if any one is out of the setting range, it is recognized as a bad chip (step S70). Each step will be described in more detail below.
도 5는 캘리브레이션에 사용된 캘리브레이터(calibrator)(600)의 사시도이다. 캘리브레이터(600)는 사각의 평판으로 그 상부면에는 동일간격으로 배치된 도트들(620)이 형성된다. 캘리브레이터(600)는 상술한 기준면 상의 위치를 카메라들의 이미지부(300, 400, 500) 위치와 매칭하기 위해 사용되는 것으로, 반도체 칩(100)이 놓여지는 검사위치의 상부에 놓여진다. 캘리브레이터(600)의 상부면을 지나는 평면은 상술한 기준면으로 사용된다. 반도체 칩(100)이 검사위치에 놓여지기 전에 각각의 카메라(30, 40, 50)는 설정된 위치에서 캘리브레이터(600)를 촬상한다. 각각의 카메라의 이미지부(300, 400, 500)에는 도트들을 포함한 캘리브레이터의 상(600a, 600b, 600c)이 맺힌다.5 is a perspective view of a calibrator 600 used for calibration. The calibrator 600 is a rectangular flat plate, and dots 620 disposed at equal intervals are formed on an upper surface thereof. The calibrator 600 is used to match the position on the reference plane with the positions of the image parts 300, 400, and 500 of the cameras, and is positioned above the inspection position where the semiconductor chip 100 is placed. The plane passing through the upper surface of the calibrator 600 is used as the reference plane described above. Before the semiconductor chip 100 is placed at the inspection position, each camera 30, 40, 50 photographs the calibrator 600 at the set position. Images 600a, 600b and 600c of the calibrator including dots are formed in the image units 300, 400 and 500 of each camera.
도 6a, 도 6b, 그리고 도 6c는 각각 하부카메라, 제 1측부카메라, 그리고 제 2측부카메라의 이미지부(300, 400, 500)에 맺힌 캘리브레이터의 상(600a, 600b, 600c)을 보여준다. 도 6a를 참조하면, 하부카메라(30)는 캘리브레이터(600)의 수직아래에서 캘리브레이터(600)를 촬상하므로, 하부카메라의 이미지부(300)에 맺힌 도트의 상들(620a)은 모두 등간격을 유지한다. 그러나 도 6b와 도 6c를 참조하면 제 1, 2측부카메라(40, 50)는 캘리브레이터(600)와 경사진 상태에서 캘리브레이터(600)를 촬상하므로, 이들 각각의 이미지부(400, 500)에 맺힌 도트의 상들(620b, 620c)의 간격은 점진적으로 달라진다. 즉, 제 1, 2 측부카메라(40, 50)에서 멀리 위치될수록 도트들의 상(620b, 620c)의 인접거리는 짧아진다.6A, 6B, and 6C show images 600a, 600b, and 600c of the calibrator formed on the image units 300, 400, and 500 of the lower camera, the first side camera, and the second side camera, respectively. Referring to FIG. 6A, since the lower camera 30 captures the calibrator 600 vertically below the calibrator 600, all of the dots 620a of the dots formed on the image unit 300 of the lower camera maintain equal intervals. do. However, referring to FIGS. 6B and 6C, since the first and second side cameras 40 and 50 capture the calibrator 600 in an inclined state with the calibrator 600, the first and second side cameras 40 and 50 are formed on the respective image units 400 and 500. The spacing of the dots 620b and 620c of the dot is gradually changed. That is, the farther away from the first and second side cameras 40 and 50, the shorter the adjacent distance between the images 620b and 620c of the dots.
각각의 카메라(30, 40, 50)에 맺힌 도트들(620a, 620b, 620c)의 위치는 제어부(controller)(도시되지 않음)로 전송된다. 제어부는 각각의 카메라의 이미지부(300, 400, 500)의 임의의 위치를 기준면 상의 대응되는 위치로 매칭한다. 캘리브레이션이 완료되면 캘리브레이터(600)를 제거하고, 각각의 반도체 칩(100)에 대해 검사를 시작한다. 비록 본 실시예에서 캘리브레이터 상에 도트들(620)은 등간격으로 형성되었으나, 카메라의 이미지부(300, 400, 500)의 위치를 기준면(700) 상의 위치로 매칭할 수 있다면 반드시 등간격으로 형성될 필요는 없다. 반도체 칩(100)이 검사위치에 놓여지고, 반도체 칩의 상부면(111)에 지그플레이트(200)가 접촉되도록 놓여지면, 각각의 카메라(30, 40, 50)로 반도체 칩(100)과 지그플레이트(200)를 촬상한다.The positions of the dots 620a, 620b, and 620c attached to the respective cameras 30, 40, and 50 are transmitted to a controller (not shown). The controller matches an arbitrary position of the image units 300, 400, and 500 of each camera to a corresponding position on the reference plane. When the calibration is completed, the calibrator 600 is removed and each semiconductor chip 100 is inspected. Although the dots 620 are formed at equal intervals on the calibrator in this embodiment, if the positions of the image portions 300, 400, and 500 of the camera can be matched to the positions on the reference plane 700, they are formed at equal intervals. It doesn't have to be. When the semiconductor chip 100 is placed at the inspection position and the jig plate 200 is placed in contact with the upper surface 111 of the semiconductor chip, the semiconductor chip 100 and the jig with the respective cameras 30, 40, and 50. The plate 200 is imaged.
도 7a는 기준면(700)으로부터 각각의 리드들(120)의 선단부의 높이를 구하는 방법을 보여주는 도면이고, 도 7b와 도 7c는 각각 하부카메라와 제 1측부카메라의 이미지부(300, 400)를 보여주는 도면들이다. 도면에서 지그플레이트(200) 및 지그플레이트의 상은 설명의 편의를 위해 생략하였다. 도 7a 내지 도 7c를 참조하면,제 1측부카메라의 이미지부(400)에 맺힌 반도체 칩의 상(100b)에서, 반도체 칩의 측면(116) 일단에 위치된 리드의 선단부의 모서리(이하 '리드 선단'이라 칭한다) 위치인 'A2'점을 추출한다. 이후 하부카메라의 이미지부(300)에서 상술한 'A2'점과 대응되는 위치의 점인 'A1'점을 추출한다. 리드의 상(120b)에서 선단부 중 'B2'점의 경우, 정확한 위치를 추출하기가 어렵고, 'C2'점의 경우 리드의 하부면(222)이 아닌 상부면의 점이므로 부정확한 위치이다. 'A'점은 상술한 'A1'점과 'A2'점에 대응되는 실제 반도체 칩(100)의 위치이다.7A is a view showing a method of obtaining the height of the tip of each lead 120 from the reference plane 700. FIGS. 7B and 7C illustrate the image parts 300 and 400 of the lower camera and the first side camera, respectively. Figures show. In the drawings, the jig plate 200 and the image of the jig plate are omitted for convenience of description. 7A to 7C, in the image 100b of the semiconductor chip formed on the image unit 400 of the first side camera, the edge of the tip of the lead positioned at one end of the side surface 116 of the semiconductor chip (hereinafter, referred to as “lead”). The point 'A 2 ' is extracted. After extracts the 'A 2' and point 'A 1' jeomin point of the corresponding position in the above-described lower image unit 300 of the camera. In the case of the 'B 2 ' point of the tip portion 120b of the lead, it is difficult to extract the exact position, and the 'C 2 ' point is an incorrect position because it is a point of the upper surface rather than the lower surface 222 of the lead. . 'A' point is the position of the actual semiconductor chip 100 corresponding to the 'A 1 ' point and the 'A 2 ' point described above.
하부카메라와 제 1측부카메라의 이미지부(300, 400)에 맺힌 캘리브레이터 상(600a, 600b)에서 'A1'점은 기준면(700) 상의 'ａ1'점의 위치에 대응되고, 'A2'점은 기준면(700) 상의 'a2'점의 위치에 대응된다. 'A1'점과 'A2'점의 기준면(700)상의 좌표(즉 'a1'과 'a2'의 좌표)는 제어부에 저장된 이미지부의 위치와 대응되는 캘리브레이터 상(700)의 위치로부터 구할 수 있다. 또한 피타고라스의 정리를 이용하면 'a1'점과 'a2'점간의 거리(ℓ1)를 알 수 있고, 제 1측부카메라(400)가 기준면(700)과 이루는 각도(θ1)를 이용하여 실제 리드 선단의 'A'점의 Z축 거리(ℓ1tanθ1)를 구할 수 있다.In the calibrator images 600a and 600b formed on the image units 300 and 400 of the lower camera and the first side camera, the 'A 1 ' point corresponds to the position of the 'a 1 ' point on the reference plane 700, and 'A 2 'Point corresponds to the position of the' a 2 'point on the reference plane (700). The coordinates (ie, the coordinates of 'a 1 ' and 'a 2 ') on the reference plane 700 of the 'A 1 ' point and the 'A 2 ' point are from the position of the calibrator 700 corresponding to the position of the image part stored in the controller. You can get it. In addition, using the Pythagorean theorem, the distance (l 1 ) between the 'a 1 ' point and the 'a 2 ' point can be known, and the angle (θ 1 ) formed by the first side camera 400 with the reference plane 700 is used. The Z-axis distance (l 1 tanθ 1 ) of the 'A' point of the actual lead tip can be obtained.
상술한 방법을 사용하면 모든 리드들(120)의 리드 선단 좌표들을 알 수 있다. 이상적인 경우 모든 리드들(120)의 선단부는 동일평면상에 배치되어야 하나,실질적으로 리드들(120)의 길이는 동일하지 않으므로 리드 선단은 동일평면상에 배치되지 않는다. 따라서 이들 리드 선단들에 대해 가장 인접하는 LMS 평면을 구한다. 리드 선단의 일측모서리의 좌표들로부터 이들을 가장 인접하게 지나는 평면을 구하는 방법은 수치해석법을 통해 일반적으로 널리 알려져 있으므로 상세한 설명을 생략한다.By using the above-described method, the lead tip coordinates of all the leads 120 can be known. In an ideal case, the leading ends of all the leads 120 should be disposed on the same plane. However, since the lengths of the leads 120 are not the same, the lead ends are not arranged on the same plane. Therefore, the LMS plane nearest to these lead ends is obtained. The method of obtaining a plane passing most adjacently from the coordinates of one side edge of the lead tip is generally known through numerical analysis, and thus a detailed description thereof will be omitted.
이후 반도체 칩(100)이 실제 놓여지는 평면인 시팅평면을 구한다. 반도체 칩(100)이 놓여질 때, 반도체 칩(100)은 가장 아래로 돌출된 3개의 리드들(120)에 의해 지지되며, 이들 3개의 리드 선단들을 지나는 평면이 시팅평면이 된다. 시팅평면을 구하기 위해 복수의 리드 선단의 좌표들 중 LMS평면으로부터 가장 아래로 돌출된 3개의 리드 선단의 좌표를 추출하고, 이들 3점을 지나는 평면을 구한다. 상술한 방법에 의해 구하여진 LMS 평면과 시팅평면은 도 8에 도시되었다.After that, a sheeting plane, which is a plane on which the semiconductor chip 100 is actually placed, is obtained. When the semiconductor chip 100 is placed, the semiconductor chip 100 is supported by the three most protruding leads 120, and the plane passing through these three lead ends becomes the seating plane. In order to find the seating plane, the coordinates of three lead ends protruding downward from the LMS plane among the coordinates of the plurality of lead ends are extracted, and a plane passing through these three points is obtained. The LMS plane and seating plane obtained by the method described above are shown in FIG. 8.
다음에는 반도체 칩(100)의 탑평면을 구하는 방법을 설명한다. 탑평면을 구하기 위해 하부카메라와 제 2측부카메라의 이미지부(300, 500)에 맺힌 지그플레이트의 상(200a, 200c)이 사용된다. 도 9a는 각각의 지그들(220) 선단의 높이를 구하는 방법을 보여주는 도면이고, 도 9b와 도 9c는 각각 하부카메라와 제 2측부카메라의 이미지부(300, 500)에 맺힌 반도체 칩의 상(100a, 100c)과 지그플레이트의 상(200a, 200c)을 보여주는 도면이다. 탑평면을 구하는 방법은 상술한 리드들(120)의 LMS평면을 구하는 방법과 유사하다. 먼저 제 2측부카메라의 이미지부(500)에 맺힌 지그플레이트의 상(200c)에서, 지그플레이트(200)의 측면 일단에 형성된지그(220)의 끝점인 'D2'점을 추출한다. 이후 하부카메라의 이미지부(500)에서 상술한 'D2'점과 대응되는 위치의 점인 'D1'점을 추출한다. 'D'점은 상술한 'D1'점과 'D2'점에 대응되는 지그(220)의 위치이다.Next, a method of obtaining the top plane of the semiconductor chip 100 will be described. In order to obtain the top plane, images 200a and 200c of the jig plates formed on the image units 300 and 500 of the lower camera and the second side camera are used. 9A is a view showing a method of obtaining the height of the tip of each jig 220, and FIGS. 9B and 9C are images of semiconductor chips formed on the image parts 300 and 500 of the lower camera and the second side camera, respectively. 100a and 100c and the jig plate images 200a and 200c. The method for obtaining the top plane is similar to the method for obtaining the LMS plane of the leads 120 described above. First, the point 'D 2 ', which is the end point of the jig 220 formed at one end of the side of the jig plate 200, is extracted from the image 200c of the jig plate formed on the image unit 500 of the second side camera. Thereafter, the image unit 500 of the lower camera extracts a point 'D 1 ', which is a point corresponding to the point 'D 2 ' described above. 'D' point is the position of the jig 220 corresponding to the 'D 1 ' point and the 'D 2 ' point described above.
하부카메라와 제 2측부카메라의 이미지부(300, 500)에 맺힌 캘리브레이터 상(600a, 600c)에서 'D1'점은 기준면(700) 상의 'd1'점의 위치에 대응되고, 'D2'점은 기준면(700) 상의 'd2'점의 위치에 대응된다. 'D1'점과 'D2'점의 기준면(700) 상의 좌표(즉 'd1'과 'd2'의 좌표)는 하부카메라 및 제 2측부카메라의 이미지부(300, 500) 위치와 대응되는 캘리브레이터의 상(600a, 600c)의 위치로부터 구할 수 있다. 또한 피타고라스의 정리를 이용하면 'd1'점과 'd2'점간의 거리(ℓ2)를 알 수 있고, 제 2측부카메라(500)가 기준면(700)과 이루는 각도(θ2)를 이용하여 'D'점의 Z축 거리(ℓ2tanθ2)를 알 수 있다. 상술한 방법을 사용하면 각각의 지그들(220)의 선단의 좌표들을 구한 후, 수지해석을 이용하여 이들 좌표들을 가장 인접하게 지나는 평면인 탑평면을 구한다.In the calibrator images 600a and 600c formed on the image units 300 and 500 of the lower camera and the second side camera, the 'D 1 ' point corresponds to the position of the 'd 1 ' point on the reference plane 700, and 'D 2 'Point corresponds to the position of the' d 2 'point on the reference plane (700). The coordinates (ie, the coordinates of 'd 1 ' and 'd 2 ') on the reference plane 700 of the 'D 1 ' point and the 'D 2 ' point may correspond to the positions of the image parts 300 and 500 of the lower camera and the second side camera. It can obtain | require from the position of the image 600a, 600c of the corresponding calibrator. In addition, using the Pythagorean theorem, the distance (ℓ 2 ) between the point 'd 1 ' and the point 'd 2 ' can be known, and the angle θ 2 formed by the second side camera 500 with the reference plane 700 is used. The Z-axis distance (L 2 tan θ 2 ) of the 'D' point can be known. Using the above-described method, after obtaining the coordinates of the tip of each jig 220, the top plane which is the plane passing most adjacent to these coordinates is obtained using the resin analysis.
이후 시팅평면 상에서 기준점들을 추출하고, 이들 기준점들로부터 탑평면까지의 거리를 구한다. 시팅평면 상에서 기준점은 다양하게 선택될 수 있다. 일예에 의하면, 도 10에 도시된 바와 같이 하부카메라의 이미지부에 맺힌 반도체 칩의 각각의 측면에 배치되는 리드들의 상 중에서 가장 돌출된 2개의 리드 선단을 지나는직선들과 반도체 칩의 프론트면과 리어면을 나타내는 선분을 연장한 직선들로부터 사각형 형상을 구한다. 상술한 사각형의 네 모서리 위치와 대응되는 시팅평면 상의 위치를 기준점으로 설정하고, 이들 각각의 기준점으로부터 탑평면까지의 거리를 구한다. 제어부는 각각의 기준점에서 탑평면까지의 모든 거리가 허용범위 이내에 포함되면 반도체 칩(100)을 양호한 칩으로 인식하고, 어느 하나라도 허용범위를 벗어나면 불량 칩으로 인식한다. 이와 달리 시팅평면 상의 다른 점 또는 시팅평면과 인접한 위치의 점 또는 탑평면 상의 점을 기준점으로 설정할 수 있다. 탑평면 상에서 기준점을 추출하는 경우에는 기준점으로부터 시팅평면까지의 거리가 반도체 칩의 높이이다.The reference points are then extracted on the seating plane and the distance from these reference points to the top plane is obtained. The reference point on the seating plane can be variously selected. According to an example, as shown in FIG. 10, the front lines and the rear of the semiconductor chip and the straight lines passing through the two leading ends of the leads most protruding from the images of the leads disposed on each side of the semiconductor chip formed in the image portion of the lower camera. The rectangular shape is obtained from the straight lines extending the line segment representing the face. A position on the seating plane corresponding to the four corner positions of the above-described quadrangle is set as a reference point, and the distance from each of these reference points to the top plane is obtained. The controller recognizes the semiconductor chip 100 as a good chip if all distances from the respective reference points to the top plane are within the allowable range, and recognizes the chip as a bad chip if any one is out of the allowable range. Alternatively, another point on the seating plane or a point at a position adjacent to the seating plane or a point on the top plane may be set as a reference point. When the reference point is extracted on the top plane, the distance from the reference point to the seating plane is the height of the semiconductor chip.
반도체 칩(100)의 양호 및 불량은 토탈하이트(total height)를 구하여 판단할 수 있다. 토탈하이트는 각각의 리드 선단으로부터 반도체 칩의 상부면(111)을 지나는 평면까지의 거리로, 토탈하이트와 후술할 스탠드오프는 도 11에 도시되어 있다. 토탈하이트는 각각의 리드 선단의 좌표와 반도체 칩의 상부면(111)을 지나는 평면을 이용하여 구해진다. 반도체 칩의 토탈하이트를 구하는 방법을 순차적으로 보여주는 도 12를 참조하면, 처음에 하부카메라(30), 제 1측부카메라(40), 제 2측부카메라(50)가 제공된다(스텝 S110). 기준면에 캘리브레이터(600)가 제공되고, 기준면 상의 위치와 각각의 카메라의 이미지부(300, 400, 500)의 위치를 매칭하는 캘리브레이션이 행해진다(스텝 S120, S130). 이후 캘리브레이터(600)가 제거되고, 검사위치에 반도체 칩(100)이 놓여진다. 반도체 칩의 상부면(111)에는 지그플레이트(200)가 놓여진다(스텝 S140). 각각의 카메라(30, 40, 50)에 의해 반도체 칩(100)과 지그플레이트(200)가 촬상된다(스텝 S150). 하부카메라와 제 1측부카메라의 이미지부(300, 400)에 맺힌 리드의 상(120a, 120b)을 이용하여 각각의 리드 선단의 좌표를 구하고, 하부카메라와 제 2측부카메라의 이미지부(300, 500)에 맺힌 지그플레이트의 상(220a, 220c)을 이용하여 탑평면을 구한다(스텝 S160, S170). 각각의 리드 선단들의 좌표를 구하는 방법은 도 7a, 도 7b, 그리고 도 7c를 참조하여 상세히 설명하였고, 반도체 칩의 탑평면을 구하는 방법은 도 9a, 도 9b, 그리고 도 9c를 참조하여 상세히 설명되었다. 이후에 각각의 리드의 끝단으로부터 탑평면까지의 거리를 구한다(스텝 S180). 모든 토탈하이트가 상술한 설정범위 이내에 포함되면, 제어부는 반도체 칩(100)을 양호한 칩으로 인식하고, 어느 하나라도 허용범위를 벗어나면 불량칩으로 인식한다.Good and bad semiconductor chip 100 can be determined by obtaining a total height (total height). The total height is the distance from each lead tip to the plane passing through the upper surface 111 of the semiconductor chip. The total height and the standoff to be described later are shown in FIG. Total height is calculated | required using the coordinate of each lead front end, and the plane passing through the upper surface 111 of a semiconductor chip. Referring to FIG. 12, which sequentially shows a method for obtaining a total height of a semiconductor chip, first, a lower camera 30, a first side camera 40, and a second side camera 50 are provided (step S110). A calibrator 600 is provided on the reference plane, and a calibration is performed to match the position on the reference plane with the positions of the image units 300, 400, and 500 of each camera (steps S120, S130). Then, the calibrator 600 is removed, and the semiconductor chip 100 is placed at the inspection position. The jig plate 200 is placed on the upper surface 111 of the semiconductor chip (step S140). The semiconductor chip 100 and the jig plate 200 are imaged by the respective cameras 30, 40, 50 (step S150). Coordinates of the lead ends are obtained using the images 120a and 120b of the leads formed on the image parts 300 and 400 of the lower camera and the first side camera, and the image parts 300 of the lower camera and the second side camera are obtained. The top plane is obtained using the images 220a and 220c of the jig plate formed at 500 (steps S160 and S170). The method of obtaining the coordinates of each of the lead ends is described in detail with reference to FIGS. 7A, 7B, and 7C, and the method of obtaining the top plane of the semiconductor chip has been described in detail with reference to FIGS. 9A, 9B, and 9C. . Thereafter, the distance from the end of each lead to the top plane is obtained (step S180). If all of the total heights fall within the above-described setting range, the control unit recognizes the semiconductor chip 100 as a good chip, and recognizes as a bad chip if any one is out of the allowable range.
다음에는 반도체 칩의 스탠드오프(stand-off)를 구하는 방법을 설명한다. 스탠드오프는 리드의 선단으로부터 반도체 칩의 하부면(112)을 지나는 평면까지의 거리이다. 도 13은 반도체 칩의 스탠드오프를 구하는 방법을 순차적으로 보여주는 플로우차트이다. 도 13을 참조하면, 처음에 하부카메라(30), 제 1측부카메라(40), 제 2측부카메라(50)가 제공된다(스텝 S210). 기준면에 캘리브레이터(600)가 제공되고, 기준면 상의 위치와 각각의 카메라의 이미지부(300, 400, 500)의 위치를 매칭하는 캘리브레이션이 행해진다(스텝 S220, S230). 이후 캘리브레이터(600)가 제거되고, 검사위치에 반도체 칩(100)과 지그플레이트(200)가 놓여진다. 도 14를 참조하면, 토탈하이트를 측정할 때와 반대로 지그플레이트(200)는 그 상부면이 반도체 칩의 하부면(112)과 접하도록 놓여진다(스텝 S240). 각각의 카메라(30, 40, 50)에 의해반도체 칩(100)과 지그플레이트(200)가 촬상된다(스텝 S250). 하부카메라와 제 1측부카메라의 이미지부(300, 400)에 맺힌 리드의 상(120a, 120b)을 이용하여 각각의 리드 선단의 좌표를 구한다(스텝 S260). 리드 선단들의 좌표를 구하는 방법은 도 7a, 도 7b, 그리고 도 7c를 참조하여 상세히 설명되었다. 다음에는 하부카메라와 제 2측부카메라의 이미지부(300, 500)에 맺힌 지그플레이트의 상(220a, 220c)을 이용하여 바텀평면을 구하고(스텝 S270, S280), 이후에 각각의 리드의 끝단으로부터 바텀평면까지의 거리를 구한다(스텝 S290). 바텀평면이란 반도체 칩의 하부면, 즉 지그플레이트의 상부면과 가장 인접한 평면이다. 바텀평면을 구하는 방법은 도 15a 내지 도 15c를 참조하여 설명한다.Next, a method of obtaining a stand-off of the semiconductor chip will be described. The standoff is the distance from the tip of the lead to the plane passing through the bottom surface 112 of the semiconductor chip. 13 is a flowchart sequentially illustrating a method of obtaining a standoff of a semiconductor chip. Referring to Fig. 13, a lower camera 30, a first side camera 40, and a second side camera 50 are initially provided (step S210). The calibrator 600 is provided on the reference plane, and a calibration is performed to match the position on the reference plane with the positions of the image units 300, 400, and 500 of each camera (steps S220, S230). After that, the calibrator 600 is removed, and the semiconductor chip 100 and the jig plate 200 are placed at the inspection position. Referring to FIG. 14, the jig plate 200 is placed so that its upper surface is in contact with the lower surface 112 of the semiconductor chip as opposed to when the total height is measured (step S240). The semiconductor chip 100 and the jig plate 200 are picked up by the cameras 30, 40, and 50 (step S250). Coordinates of the lead ends are obtained using the images 120a and 120b of the leads formed on the image units 300 and 400 of the lower camera and the first side camera (step S260). The method for obtaining the coordinates of the lead ends has been described in detail with reference to FIGS. 7A, 7B, and 7C. Next, the bottom plane is obtained using the images 220a and 220c of the jig plates formed on the image parts 300 and 500 of the lower camera and the second side camera (steps S270 and S280), and then from the ends of the respective leads. The distance to the bottom plane is obtained (step S290). The bottom plane is a plane closest to the bottom surface of the semiconductor chip, that is, the top surface of the jig plate. A method of obtaining the bottom plane will be described with reference to FIGS. 15A to 15C.
도 15a는 각각의 지그들(220) 선단의 높이를 구하는 방법을 보여주는 도면이고, 도 15b와 도 15c는 각각 하부카메라와 제 2측부카메라의 이미지부(300, 500)에 맺힌 반도체 칩의 상(100a, 100c)과 지그플레이트의 상(200a, 200c)을 보여주는 도면이다. 바텀평면을 구하는 방법은 상술한 탑평면을 구하는 방법과 유사하다. 먼저 제 2측부카메라의 이미지부(500)에 맺힌 지그플레이트의 상(200c)에서, 지그플레이트(200)의 측면 일단에 형성된 지그(220)의 끝점인 'E2'점을 추출한다. 바텀평면은 지그플레이트의 상부면을 인접하게 지나는 평면이므로, E2점은 지그의 상부면 모서리 점이어야 한다. 따라서 E2점이 추출되는 위치인 상술한 탑평면을 구할 때의 D2점과는 다르다. 이후 하부카메라의 이미지부(500)에서 상술한 'E2'점과 대응되는 위치의 점인 'E1'점을 추출한다. 'E'점은 상술한 'E1'점과 'E2'점에 대응되는 지그(220)의 위치이다.15A is a view showing a method of obtaining the height of the tip of each jig 220, and FIGS. 15B and 15C illustrate an image of a semiconductor chip formed on the image units 300 and 500 of the lower camera and the second side camera, respectively. 100a and 100c and the jig plate images 200a and 200c. The method for obtaining the bottom plane is similar to the method for obtaining the top plane described above. First, an 'E 2 ' point, which is an end point of the jig 220 formed at one end of the jig plate 200, is extracted from the image 200c of the jig plate formed on the image unit 500 of the second side camera. Since the bottom plane is a plane passing adjacent to the top surface of the jig plate, the point E 2 should be the corner point of the top surface of the jig. Thus E is different from the point D 2 at the time point 2 to obtain the above-described top plane where the extraction. After jeomin the position corresponding to the above-described 'E 2' points in the image portion 500 of the lower camera and extracts the point 'E 1'. 'E' point is the position of the jig 220 corresponding to the above-described 'E 1 ' point and 'E 2 ' point.
하부카메라와 제 2측부카메라의 이미지부(300, 500)에 맺힌 캘리브레이터 상(600a, 600c)에서 'E1'점은 기준면(700) 상의 'e1'점의 위치에 대응되고, 'E2'점은 기준면(700) 상의 'e2'점의 위치에 대응된다. 'E1'점과 'E2'점의 기준면(700) 상의 좌표(즉 'e1'과 'e2'의 좌표)는 하부카메라 및 제 2측부카메라의 이미지부(300, 500) 위치와 대응되는 캘리브레이터의 상(600a, 600c)의 위치로부터 구할 수 있다. 또한 피타고라스의 정리를 이용하면 'e1'점과 'e2'점간의 거리(ℓ3)를 알 수 있고, 제 2측부카메라(500)가 기준면(700)과 이루는 각도(θ3)를 이용하여 'E'점의 Z축 거리(ℓ3tanθ3)를 알 수 있다. 상술한 방법을 사용하면 각각의 지그들(220)의 선단의 좌표들을 구한 후, 수지해석을 이용하여 이들 좌표들을 가장 인접하게 지나는 평면인 바텀평면을 구한다.In the calibrator images 600a and 600c formed on the image units 300 and 500 of the lower camera and the second side camera, the 'E 1 ' point corresponds to the position of the 'e 1 ' point on the reference plane 700, and the 'E 2 ''Point corresponds to the position of the' e 2 'point on the reference plane (700). The coordinates (ie, the coordinates of 'e 1 ' and 'e 2 ') on the reference plane 700 of the 'E 1 ' point and the 'E 2 ' point correspond to the positions of the image parts 300 and 500 of the lower camera and the second side camera. It can obtain | require from the position of the image 600a, 600c of the corresponding calibrator. In addition, using the Pythagorean theorem, the distance (ℓ 3 ) between the 'e 1 ' point and the 'e 2 ' point can be known, and the angle (θ 3 ) formed by the second side camera 500 with the reference plane 700 is used. The Z-axis distance (L 3 tanθ 3 ) of the point 'E' can be known. Using the above-described method, after obtaining the coordinates of the tip of each jig 220, the bottom plane, which is the plane passing most adjacent to these coordinates, is obtained using the resin analysis.
본 발명에 의하면, 반도체 칩의 토탈하이트와 스탠드오프를 용이하게 측정할 수 있고, 반도체 칩이 실질적으로 놓여지는 평면 상의 복수의 위치들로부터 반도체 칩의 상부면까지의 높이를 효과적으로 검사할 수 있다.According to the present invention, the total height and standoff of the semiconductor chip can be easily measured, and the height from the plurality of positions on the plane where the semiconductor chip is substantially placed to the upper surface of the semiconductor chip can be effectively inspected.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20130107 Year of fee payment: 8 |
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| FPAY | Annual fee payment |
Payment date: 20140210 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |