KR20050011942A - Semiconductor memory device having additive latency - Google Patents

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KR20050011942A KR1020030051018A KR20030051018A KR20050011942A KR 20050011942 A KR20050011942 A KR 20050011942A KR 1020030051018 A KR1020030051018 A KR 1020030051018A KR 20030051018 A KR20030051018 A KR 20030051018A KR 20050011942 A KR20050011942 A KR 20050011942A
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Abstract

PURPOSE: A semiconductor memory device having additive latency is provided to improve operation speed and thus to reduce data output time after an address is applied. CONSTITUTION: A command decoder(10) generates an internal command signal by decoding an external command. An additive latency ending signal generation unit(41) generates an additive latency ending signal by delaying an output signal of the command decoder corresponding to a read command as much as the time corresponding to additive latency. And a column selection signal generation unit(12) outputs a column selection signal synchronized to the additive latency ending signal by receiving a column address and the output signal of the command decoder corresponding to the read command.

Description

애디티브레이턴시를 갖는 반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE HAVING ADDITIVE LATENCY}Semiconductor memory device with additive latency {SEMICONDUCTOR MEMORY DEVICE HAVING ADDITIVE LATENCY}

본 발명은 반도체 설계 기술에 관한 것으로, 반도체 메모리 소자의 컬럼 경로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design techniques, and to a column path of a semiconductor memory device.

일반적으로 반도체 메모리 소자에 있어서 메모리 셀에 액세스하는 과정을 살펴보면, 액티브 커맨드와 로우 어드레스에 의해서 워드라인이 활성화된다. 이어서, 공통의 워드라인을 갖고 있는 수천개의 메모리셀들의 데이터가 비트라인이 인가되고, 센스앰프에 의해서 감지 및 증폭된다. 이어서, 컬럼어드레스의 인가를 통해서 원하는 메모리 셀에 액세스할 수 있게된다. 즉, 공통된 워드라인을 갖고 있는 다수개의 메모리셀들의 데이터를 일단 증폭시킨 이후에, 컬럼 어드레스를 통해서 원하는 데이터를 선택하는 과정을 갖는 것이다.In general, in the process of accessing a memory cell in a semiconductor memory device, a word line is activated by an active command and a row address. Subsequently, the data of thousands of memory cells having a common word line is applied with a bit line, and sensed and amplified by a sense amplifier. The desired memory cell can then be accessed through the application of the column address. That is, after amplifying data of a plurality of memory cells having a common word line, a process of selecting desired data through a column address is performed.

상기의 과정 중에서, 센스앰프의 증폭된 수천개의 메모리셀의 데이터 중 하나의 데이터를 선택하기 위한 신호가 필요하며, 이 신호를 컬럼선택신호(yi) 라고 한다. 다음은 컬럼선택신호의 생성하는 과정을 상세하게 살펴보도록 하자.In the above process, a signal for selecting one of the data of the amplified thousands of memory cells of the sense amplifier is required, and this signal is called a column selection signal yi. Next, the process of generating the column selection signal will be described in detail.

도 1은 종래기술에 따른 컬럼선택신호 생성 경로의 블록 구성도이다.1 is a block diagram of a column selection signal generation path according to the prior art.

DDR II SDRAM에서는 외부 읽기커맨드의 인가이후, 애디티브 레이턴시(Additive Latency : AL)만큼의 지연시간을 갖고, 내부 읽기카스신호(casp6_rd)를 생성한다.In the DDR II SDRAM, after the external read command is applied, the internal read cas signal (casp6_rd) is generated with a delay time equal to Additive Latency (AL).

도 1을 살펴보면, 종래기술에 따른 컬럼선택신호 생성 경로의 블록은 외부 커맨드(CMD)를 디코딩하여 내부 커맨드신호를 생성하기 위한 커맨드디코더(10)와, 읽기 커맨드에 대응하는 커맨드 디코더(10)의 출력신호(casp_rd)를 애디티브레이턴시 만큼 지연시켜 내부 읽기카스신호(casp6_rd)를 생성하기 위한 AL카운터(11)와, 내부 읽기카스신호(casp6_rd)와 일부 컬럼어드레스(ayt<2:4>)를 입력 받아 컬럼선택신호(yi)를 생성하기 위한 컬럼선택신호 생성부(12)를 구비한다.Referring to FIG. 1, a block of a column selection signal generation path according to the prior art includes a command decoder 10 for decoding an external command CMD and generating an internal command signal, and a command decoder 10 corresponding to a read command. The AL counter 11 for generating the internal read casing signal casp6_rd by delaying the output signal casp_rd by the additive latency, the internal read casing signal casp6_rd, and some column addresses ayt <2: 4> And a column select signal generator 12 for generating a column select signal yi.

그리고 컬럼선택신호 생성부(12)는 내부 읽기카스신호(casp6_rd)에 뱅크정보를 부여하여 뱅크별 디코딩제어신호(byprep_i)를 생성하기 위한 신호처리부(120)와, 신호처리부(120)로부터 출력된 뱅크별 디코딩제어신호(byprep_i)에 응답하여 컬럼어드레스 중 일부(ayt<2:4>)를 프리디코딩하기 위한 프리디코더(121)와, 프리디코더(121)로 부터 출력된 프리디코딩어드레스(lay234<0:7>)를 디코딩하여 신호를 생성하기 위한 Y디코더(122)를 구비한다.The column selection signal generation unit 12 is provided from the signal processing unit 120 and the signal processing unit 120 for generating the decoding control signal byprep_i for each bank by applying bank information to the internal read casing signal casp6_rd. The predecoder 121 for predecoding a part of the column addresses ayt <2: 4> in response to the decoding control signal byprep_i for each bank, and the predecoding address output from the predecoder 121 (lay234 < 0: 7>) to decode the Y decoder 122 to generate a signal.

도 2는 프리디코더(121)의 내부 회로도이다.2 is an internal circuit diagram of the predecoder 121.

도 2를 참조하면, 프리디코더(121)는 신호처리부(120)의 출력(byprep_i)신호를 입력으로 하여 일정한 지연을 주기 위한 지연부(20)와, 지연부(20)의 출력신호와 노말셀인 에이블신호(nce)를 입력으로 하여 일반적인 yi를 사용할 것인지 또는, 스페어(spare) yi를 사용할 것인지 여부를 결정하기 위한 논리조합부(21)와, 논리조합부(21)의 출력(byp_i)신호와 컬럼어드레스 중 일부(ayt<2:4>)를 디코딩하여 프리 디코딩어드레스(lay234<0:7>)를 출력하기 위한 디코더(22)로 구성된다.Referring to FIG. 2, the predecoder 121 inputs the output (byprep_i) signal of the signal processing unit 120 as a delay unit 20 to give a constant delay, the output signal of the delay unit 20 and the normal cell. A logic combining unit 21 and an output (byp_i) signal of the logic combining unit 21 for determining whether to use a general yi or a spare yi as an input of an enable signal nce. And a decoder 22 for outputting a pre-decoding address (lay234 <0: 7>) by decoding some of the column addresses (ayt <2: 4>).

참고적으로 노말셀 인에이블신호(nce)는 반도체 메모리에서 공정상의 문제로 인해 메모리의 일부분을 사용할 수 없게 되었을 때, 이를 대체하여 사용하기 위한 여분의 셀들을 설계하게 되는데, 입력된 어드레스가 이 여분의 메모리 공간을 액세스하는 것인지 여부에 대한 정보를 갖는 신호이다.For reference, a normal cell enable signal (nce) designes extra cells to replace a part of the memory when a part of the memory becomes unavailable due to a process problem in the semiconductor memory. A signal with information about whether to access the memory space.

다음으로는 도 1의 블록을 참조하여 종래기술에 따른 컬럼선택신호 생성 경로를 살펴보도록 한다.Next, the column selection signal generation path according to the prior art will be described with reference to the block of FIG. 1.

커맨드디코더(10)는 외부 커맨드(CMD)를 입력으로 하여, 이것이 읽기 커맨드 임을 디코딩하게 된다. 이어서, AL카운터(11)는 커맨드 디코더(10)의 출력신호 (casp_rd)를 입력으로 하여 애디티브 레이턴시 만큼의 지연시간 후 내부 읽기카스신호(casp6_rd)를 활성화 한다. 신호처리부(120)는 AL카운터(11)의 출력신호(casp6_rd)에 뱅크정보를 부여하여 뱅크별 디코딩제어신호(byprep_i)를 생성하며, 프리디코더(121)는 뱅크별 디코딩제어신호(byprep)와 노말셀인에이블신호(nce)와 일부 컬럼어드레스(ayt<2:4>)를 입력으로 하여 일반적인 yi를 사용할 것인지 또는, 스페어 yi를 선택할 것인지 여부에 대한 판단 및 입력된 어드레스의 디코딩을 통해 프리디코딩 어드레스(lay234<0:7>)를 생성한다. Y디코더(122)는 프리디코딩 어드레스(lay234<0:7>)를 입력으로 하여 컬럼선택신호(yi)를 생성한다.The command decoder 10 receives an external command CMD as an input, and decodes that this is a read command. Subsequently, the AL counter 11 inputs the output signal casp_rd of the command decoder 10 to activate the internal read cask signal casp6_rd after a delay time equal to the additive latency. The signal processor 120 applies bank information to the output signal casp6_rd of the AL counter 11 to generate a decode control signal byprep_i for each bank, and the predecoder 121 and the decode control signal byprep for each bank. Pre-decoding through normal cell enable signal nce and some column addresses (ayt <2: 4>) as inputs, deciding whether to use general yi or spare yi and decoding the input address The address lay234 <0: 7> is generated. The Y decoder 122 generates a column select signal yi by inputting the predecoding addresses lay234 <0: 7>.

도 3은 도1의 블록의 동작파형도로써, 이는 외부 읽기커맨드의 입력으로 내부 읽기카스신호(casp6_rd)가 생성되고, 최종적으로 컬럼선택신호(yi)의 활성화되는 시점에 관해서만 간략히 하여 나타내고 있다.FIG. 3 is an operation waveform diagram of the block of FIG. 1, which briefly illustrates only the timing at which the internal read casing signal casp6_rd is generated as an input of an external read command and finally the column selection signal yi is activated. .

도 3을 참조하면, 외부 커맨드(RD)가 입력되어 커맨드 디코더(10)에 의해 디코딩되고 AL카운터(11)에 의해 애디티브레이턴시(AL = 2) 만큼의 지연시간 후에 내부 읽기카스신호(casp6_rd)가 활성화 된다. 이어 내부 읽기카스신호(casp6_rd)에 응답하여 스페어 셀을 액세스할 것인지 또는 노말셀을 액세스할 것인지에 대한 정보 및 해당 비트라인에 대한 구체적 정보를 가진 컬럼선택신호(yi)가 활성화 된다. 내부 읽기카스신호(casp6_rd)의 활성화로 부터 카스레이턴시만큼(CL = 3)의 지연후에 데이터(D0, D1, D2, D3)가 출력된다.Referring to FIG. 3, an external read RDS is input, decoded by the command decoder 10, and delayed by an additive latency AL = 2 by the AL counter 11. Is activated. Subsequently, the column selection signal yi having information on whether to access the spare cell or the normal cell and specific information about the corresponding bit line is activated in response to the internal read cas signal 6. Data D0, D1, D2, and D3 are output after a delay of CL = 3 by the cascade time from the activation of the internal read casing signal casp6_rd.

상기의 과정 중 외부 읽기 커맨드(RD)가 인가된 이후, 실제 데이터(D0, D1, D2, D3)가 출력될 때까지의 최단시간을 tAA(Address Access delay time)라고 한다.After the external read command RD is applied in the above process, the shortest time until the actual data D0, D1, D2, and D3 is output is referred to as address access delay time (tAA).

한편, 연속되는 메모리셀 데이터의 액세스를 제공하기 위해서, 입력된 외부 커맨드를 일정시간 지연시킨 후 내부 카스신호를 발생시킨다. 그러나, 상기에서 같이 외부 읽기커맨드(RD)가 입력되고 내부 읽기카스신호(casp6_rd)로 활성화되기 까지 애디티브레이턴시의 지연있고, 또한 추가적으로 컬럼선택신호(yi)가 활성화되기 까지 생성회로에 의한 지연이 발생된다. 이러한 과정으로 인해서 외부 읽기 커맨드로 부터 해당 데이터가 출력될 때까지의 시간이 길어진다. 즉, tAA의 증가를 의미하며, 이는 메모리의 동작속도에도 영향을 미친다.On the other hand, in order to provide continuous access to the memory cell data, an internal cas signal is generated after delaying the input external command for a predetermined time. However, as described above, there is a delay of the additive latency until the external read command RD is input and activated by the internal read cas signal signal casp6_rd, and further, the delay by the generation circuit until the column select signal yi is activated. Is generated. This process increases the time from the external read command to outputting the corresponding data. That is, it means an increase in tAA, which also affects the operation speed of the memory.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 동작속도를 개선할 수 있는 반도체 메모리 소자를 제공하는데 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a semiconductor memory device capable of improving an operation speed.

도 1은 종래기술에 따른 컬럼선택신호 생성 경로의 블록 구성도.1 is a block diagram of a column selection signal generation path according to the prior art.

도 2는 프리디코더의 세부 회로도.2 is a detailed circuit diagram of the predecoder.

도 3은 도1의 블록의 동작 파형도.3 is an operational waveform diagram of the block of FIG. 1;

도 4는 본 발명의 일 실시예에 따른 컬럼선택신호 생성 경로의 블록 구성도.4 is a block diagram illustrating a column selection signal generation path in accordance with an embodiment of the present invention.

도 5는 프리디코더의 내부 회로도.5 is an internal circuit diagram of a predecoder.

도 6은 도4의 블록의 동작 파형도.6 is an operational waveform diagram of the block of FIG. 4;

* 도면의 주요 부분에 대한 설명* Description of the main parts of the drawing

50 : AL체크부 AL_end : 플래그 신호50: AL check part AL_end: flag signal

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 외부 커맨드를 디코딩하여 내부커맨드신호를 생성하기 위한 커맨드 디코딩 수단; 읽기 커맨드에 대응하는 상기 커맨드 디코딩 수단의 출력신호를 애디티브레이턴시에 대응하는 시간만큼 지연시켜 애디티브레이턴시 종료신호를 생성하기 위한 애디티브레이턴시 종료신호 생성 수단; 및 상기 읽기 커맨드에 대응하는 상기 커맨드 디코딩 수단의 출력신호와 컬럼어드레스를 입력 받아 컬럼선택신호를 상기 애디티브레이턴시 종료신호에 동기시켜 출력하기 위한 컬럼선택신호 생성 수단을 구비하는 반도체 메모리 소자를 제공한다.According to an aspect of the present invention for achieving the above technical problem, command decoding means for generating an internal command signal by decoding an external command; Additive latency end signal generating means for generating an additive latency end signal by delaying an output signal of the command decoding means corresponding to a read command by a time corresponding to additive latency; And a column selection signal generating means for receiving an output signal and a column address of the command decoding means corresponding to the read command and outputting a column selection signal in synchronization with the additive latency end signal. .

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 4는 본 발명에 따른 컬럼선택신호 생성 경로의 블록 구성도이다.4 is a block diagram of a column selection signal generation path according to the present invention.

도 4를 참조하면, 본 발명의 일 실시예에 따른 컬럼선택신호 생성경로의 블록은 외부 커맨드(CMD)를 디코딩하여 내부 커맨드신호를 생성하기 위한 커맨드디코더(10)와, 읽기 커맨드에 대응하는 커맨드디코더(10)의 출력신호(casp_rd)를 입력으로 하여 애디티브레이턴시에 대응하는 시간만큼 지연시켜 애디티브레이턴시 종료신호(AL_end)를 생성하기 위한 AL종료신호 생성부(41)와, 읽기 커맨드에 대응하는 커맨드디코더(10)의 출력신호(casp_rd)와 일부 컬럼 어드레스(ayt<2:4>)를 입력 받아 컬럼선택신호(yi)를 애디티브레이턴시 종료신호(AL_end)에 동시켜 출력하기 위한 컬럼선택신호 생성부(12)를 구비한다.Referring to FIG. 4, a block of a column selection signal generation path according to an embodiment of the present invention may include a command decoder 10 for decoding an external command CMD and generating an internal command signal, and a command corresponding to a read command. The output signal casp_rd of the decoder 10 is input and delayed by the time corresponding to the additive latency to generate the additive latency end signal AL_end and the read command corresponding to the read command. A column selection for outputting the output signal casp_rd and some column addresses ayt <2: 4> of the command decoder 10 to drive the column selection signal yi in response to the additive latency end signal AL_end. The signal generator 12 is provided.

그리고 컬럼선택신호 생성부(12)는 커맨드디코더(10)의 출력신호(casp_rd)에 뱅크정보를 부여하여 뱅크별 디코딩제어신호(byprep_i)를 생성하기 위한 신호처리부(120)와, 뱅크별 디코딩제어신호(byprep_i)에 응답하여 일부 컬럼어드레스 (ayt<2:4>)를 프리 디코딩하며 애디티브레이턴시 종료신호(AL_end)에 응답하여 프리디코딩어드레스(lay234<0:7>)를 출력하기 위한 프리디코더(40)와, 프리디코더(40)로 부터 출력된 프리 디코딩어드레스(lay234<0:7>)를 디코딩하여 컬럼선택신호(yi)를 생성하기 위한 Y디코더(122)로 구성된다.The column selection signal generation unit 12 supplies the bank information to the output signal casp_rd of the command decoder 10 to generate a decoding control signal byprep_i for each bank, and decoding control for each bank. Predecoder for predecoding some column addresses (ayt <2: 4>) in response to the signal (byprep_i) and outputting the predecoding addresses (lay234 <0: 7>) in response to the additive latency end signal (AL_end). And a Y decoder 122 for generating a column selection signal yi by decoding the predecoding addresses lay234 <0: 7> output from the predecoder 40.

또한, 읽기 커맨드에 대응하는 커맨드디코더(10)의 출력신호(casp_rd)는 종래기술에 따른 내부 읽기카스신호(casp6_rd)와 동일한 메모리 수행을 제어하는 신호이며, 애디티브레이턴시를 갖지 않고 생성된다는 점만 다르다. 따라서, 본 발명에서는 동일하게 내부 읽기카스신호(casp_rd)라고 한다.Also, the output signal casp_rd of the command decoder 10 corresponding to the read command is a signal for controlling the same memory performance as the internal read cascade signal casp6_rd according to the prior art, except that it is generated without the additive latency. . Therefore, in the present invention, the internal read cas signal (casp_rd) is similarly called.

도 5는 프리디코더(40)의 내부 회로도이다.5 is an internal circuit diagram of the predecoder 40.

도 5를 참조하면, 프리디코더(40)는 내부 읽기카스신호(casp_rd)를 입력으로 하여 일정시간 만큼 지연시키기 위한 지연부(20)와, 지연부(20)의 출력신호와 노말셀인에이블신호(nce)를 논리조합 하기 위한 논리조합부(21)와, 논리조합부(21)의 출력신호(byp_i)에 응답하여 컬럼 어드레스 중 일부(ayt<2:4>)를 디코딩하기 위한 디코더(22)와, 디코더(22)의 출력신호를 애디티브레이턴시 종료신호(AL_end)에 응답하여 프리 디코딩어드레스(lay234<0:7>)로써 출력하기 위한 AL체크부(50)로 구성된다.Referring to FIG. 5, the predecoder 40 receives a delay unit 20 for delaying the internal read cas signal signal casp_rd by a predetermined time, an output signal of the delay unit 20, and a normal cell enable signal. and a decoder 22 for decoding some of the column addresses ayt <2: 4> in response to the output signal byp_i of the logical combiner 21. And an AL check unit 50 for outputting the output signal of the decoder 22 as a pre-decoding address (lay234 <0: 7>) in response to the additive latency end signal AL_end.

도 4 및 5를 도 1및 2와 비교하여 보면, 동일한 소자는 동일한 도면부호를 사용했다.4 and 5 compared with FIGS. 1 and 2, the same elements used the same reference numerals.

도 6은 도4의 블록의 동작파형도이다.6 is an operational waveform diagram of the block of FIG. 4.

이는 외부 읽기신호의 입력으로 내부 읽기카스신호가 생성되고, 최종적으로 컬럼선택신호의 활성화되는 시점에 관해서만 간략히 하여 나타내고 있다.This is briefly shown only when the internal read cask signal is generated as an input of the external read signal and finally the column selection signal is activated.

도 6을 참조하면, 외부 커맨드(RD)가 입력되어 커맨드 디코더(10)에 의해 디코딩되어 내부 읽기카스신호(casp_rd)가 활성화 된다. 이어 내부 읽기카스신호(casp_rd)에 응답하여 스페어 셀을 액세스할 것인지 또는 노말셀을 액세스할 것인지에 대한 정보 및 해당 비트라인에 대한 구체적 정보를 가진 컬럼선택신호(yi)가 애디티브레이턴시(AL = 2)에 대응하는 지연 시간 후에 활성화 된다. 이어 컬럼선택신호(yi)의 활성화로 부터 카스레이턴시만큼(CL = 3)의 지연 후에 데이터(D0, D1, D2, D3)가 출력된다.Referring to FIG. 6, an external command RD is input and decoded by the command decoder 10 to activate an internal read cas signal cad_rd. Subsequently, the column select signal yi having information about whether to access the spare cell or the normal cell in response to the internal read cas signal_casp_rd and specific information about the corresponding bit line is added to the additive latency (AL = 2). Is activated after a corresponding delay time. Subsequently, data D0, D1, D2, and D3 are output after a delay of the cascade latency (CL = 3) from the activation of the column selection signal yi.

도 6의 파형도를 도 3과 비교하여 보면, 외부 읽기 커맨드(RD)의 입력 시점으로 부터 데이터(D0, D1, D2, D3)가 출력되는데 까지 걸리는 시간은 애디티브레이턴시와 카스레이턴시의 합으로 동일하다. 그러나, 외부 읽기커맨드(RD)가 인가되면 애디티브레이턴시의 지연시간 없이 바로 내부 읽기카스신호(casp_rd)를 발생시켜 미리 컬럼선택신호(yi)를 생성하고, 이를 애디티브레이턴시(AL = 2)에 대응되는 지연시간 이후의 시점에 활성화 시킨다. 따라서, 종래에는 컬럼선택신호(yi)를 생성하기 위해 필요했던 시간이 본 발명에서는 필요하지 않아 동일한 레이턴시를 갖는다고 하여도 메모리 동작주파수를 향상시킬 수 있다. 즉, 외부 어드레스가 입력되고 데이터가 출력될 때까지의 시간(tAA)이 줄어든다.Comparing the waveform diagram of FIG. 6 with FIG. 3, the time taken from the input point of the external read command RD to the output of the data D0, D1, D2, and D3 is the sum of the additive latency and the cascade latency. same. However, when the external read command RD is applied, the internal read casing signal casp_rd is immediately generated without the delay time of the additive latency, and the column selection signal yi is generated in advance, which is then applied to the additive latency AL = 2. Activate after a corresponding delay. Therefore, even if the time required for generating the column select signal yi is conventionally not required in the present invention, the memory operating frequency can be improved even if the same latency is obtained. In other words, the time tAA until the external address is input and the data is output is reduced.

결과적으로, 전술한 본 발명에서는 반도체 메모리 소자에게 있어서 동작 수행을 할 수 없었던 애디티브레이턴시 동안에 미리 컬럼선택신호를 생성하고, 이를 활성화 시키는 시점을 애디티브레이턴시 이후로 함으로써 컬럼선택신호를 생성하는데 필요한 시간을 줄일 수 있다. 따라서, 동작속도를 향상시킬 수 있어 외부 어드레스가 입력되고 데이터가 출력될 때까지의 시간이 줄어든다.As a result, in the above-described present invention, the time required for generating the column selection signal by generating the column selection signal in advance during the additive latency during which the operation of the semiconductor memory device could not be performed and activating it after the additive latency. Can be reduced. Therefore, the operation speed can be improved, and the time until the external address is input and the data is output is reduced.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명의 일 실시예에서는 애디티브레이턴시를 2클럭으로 카스레이턴시를 3클럭으로 갖는 경우을 예로써 설명하였으나, 레이턴시는 반도체 메모리 소자에서 설정 가능한 값으로 본 발명은 이로인해 제한받지 않는다.In the above-described embodiment of the present invention, the case in which the additive latency is 2 clocks and the cascade latency is 3 clocks has been described as an example, but the latency is a value that can be set in the semiconductor memory device, and the present invention is not limited thereto.

전술한 본 발명은 동작속도를 개선시킬 수 있으며, 이로인해 어드레스가 인가되어 데이터가 출력될 때까지 걸리는 시간이 줄어든다.The present invention described above can improve the operation speed, thereby reducing the time taken until the address is applied and the data is output.

Claims (4)

외부 커맨드를 디코딩하여 내부커맨드신호를 생성하기 위한 커맨드 디코딩 수단;Command decoding means for decoding an external command to generate an internal command signal; 읽기 커맨드에 대응하는 상기 커맨드 디코딩 수단의 출력신호를 애디티브레이턴시에 대응하는 시간만큼 지연시켜 애디티브레이턴시 종료신호를 생성하기 위한 애디티브레이턴시 종료신호 생성 수단; 및Additive latency end signal generating means for generating an additive latency end signal by delaying an output signal of the command decoding means corresponding to a read command by a time corresponding to additive latency; And 상기 읽기 커맨드에 대응하는 상기 커맨드 디코딩 수단의 출력신호와 컬럼어드레스를 입력 받아 컬럼선택신호를 상기 애디티브레이턴시 종료신호에 동기시켜 출력하기 위한 컬럼선택신호 생성 수단Column selection signal generating means for receiving an output signal and a column address of the command decoding means corresponding to the read command and outputting a column selection signal in synchronization with the additive latency end signal; 을 구비하는 반도체 메모리 소자.A semiconductor memory device having a. 제1항에 있어서,The method of claim 1, 상기 컬럼선택신호 생성 수단은,The column selection signal generating means, 상기 커맨드디코딩 수단의 출력신호에 뱅크정보를 부여하여 뱅크별 디코딩제어신호를 생성하기 위한 신호처리 수단;Signal processing means for generating bank-specific decoding control signals by applying bank information to an output signal of the command decoding means; 상기 뱅크별 디코딩제어신호에 응답하여 컬럼어드레스를 프리 디코딩하며 상기 애디티브레이턴시 종료신호에 응답하여 상기 프리디코딩어드레스를 출력하기 위한 프리디코딩 수단; 및Pre-decoding means for pre-decoding the column address in response to the decoding control signal for each bank and for outputting the pre-decoding address in response to the additive latency end signal; And 상기 프리 디코딩어드레스를 디코딩하여 상기 컬럼선택신호를 생성하기 위한 컬럼디코딩 수단Column decoding means for decoding the pre-decoding address to generate the column selection signal 을 구비하는 것을 특징으로 하는 반도체 메모리 소자.A semiconductor memory device comprising: a. 제2항에 있어서,The method of claim 2, 상기 프리디코딩 수단은,The predecoding means, 상기 커맨드디코딩 수단의 출력신호를 일정시간 만큼 지연시키기 위한 지연부;A delay unit for delaying the output signal of the command decoding means by a predetermined time; 상기 지연부의 출력신호와 노말셀인에이블신호를 논리조합하기 위한 논리조합부;A logic combiner for logically combining the output signal of the delay unit and the normal cell enable signal; 상기 논리조합부의 출력신호에 응답하여 상기 컬럼어드레스를 디코딩하기 위한 디코더; 및A decoder for decoding the column address in response to an output signal of the logical combiner; And 상기 디코더의 출력신호를 상기 애디티브레이턴시 종료신호에 응답하여 상기 프리디코딩 어드레스로서 출력하기 위한 애디티브레이턴시 체크부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.And an additive latency check unit for outputting the output signal of the decoder as the predecoding address in response to the additive latency end signal. 제1항 내지 제3항 중 어느 한 항에 있어서,The method according to any one of claims 1 to 3, 상기 애디티브레이턴시 종료신호 생성 수단은 애디티브레이턴시에 대응하는클럭수만큼을 카운팅하기 위한 카운터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.And the means for generating the additive latency end signal comprises a counter for counting the number of clocks corresponding to the additive latency.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100827657B1 (en) * 2006-09-05 2008-05-07 삼성전자주식회사 Semiconductor memory device.
KR100855267B1 (en) * 2006-12-27 2008-09-01 주식회사 하이닉스반도체 Semiconductor memory device
KR100891303B1 (en) * 2007-12-21 2009-04-06 주식회사 하이닉스반도체 Latency controlling circuit of semiconductor memory device
KR100907927B1 (en) * 2007-06-13 2009-07-16 주식회사 하이닉스반도체 Semiconductor memory device and driving method thereof

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100827657B1 (en) * 2006-09-05 2008-05-07 삼성전자주식회사 Semiconductor memory device.
US7577047B2 (en) 2006-09-05 2009-08-18 Samsung Electronics Co., Ltd. Semiconductor memory device
KR100855267B1 (en) * 2006-12-27 2008-09-01 주식회사 하이닉스반도체 Semiconductor memory device
US7508731B2 (en) 2006-12-27 2009-03-24 Hynix Semiconductor Inc. Semiconductor memory device with a fixed burst length having column control unit
KR100907927B1 (en) * 2007-06-13 2009-07-16 주식회사 하이닉스반도체 Semiconductor memory device and driving method thereof
US7839709B2 (en) 2007-06-13 2010-11-23 Hynix Semiconductor Inc. Semiconductor memory device having I/O unit
KR100891303B1 (en) * 2007-12-21 2009-04-06 주식회사 하이닉스반도체 Latency controlling circuit of semiconductor memory device

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