KR100891303B1 - Latency controlling circuit of semiconductor memory device - Google Patents
Latency controlling circuit of semiconductor memory device Download PDFInfo
- Publication number
- KR100891303B1 KR100891303B1 KR1020070135571A KR20070135571A KR100891303B1 KR 100891303 B1 KR100891303 B1 KR 100891303B1 KR 1020070135571 A KR1020070135571 A KR 1020070135571A KR 20070135571 A KR20070135571 A KR 20070135571A KR 100891303 B1 KR100891303 B1 KR 100891303B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- clock
- input
- latency
- output
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2272—Latency related aspects
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
Abstract
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 애디티브 레이턴시와 카스 레이턴시를 제어하는 반도체 메모리 장치의 레이턴시 제어 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a latency control circuit of a semiconductor memory device that controls additive latency and cascade latency.
일반적으로, 반도체 메모리 장치는 커맨드가 인가된 후 몇 클럭 이후에 데이터를 내보낼 것인가를 규정하는 카스 레이턴시(CAS Latency : CL)와, 데이터 버스의 효율을 높이기 위하여 tRCD_min(Minimun Ras to Cas Delay) 이전에도 리드/라이트 커맨드 및 어드레스가 인가될 수 있도록 규정하는 애디티브 레이턴시(Additive Latency : AL)를 채택하고 있다.In general, the semiconductor memory device has a CAS latency (CL) that defines how many clocks after the command is applied, and even before tRCD_min (Minimun Ras to Cas Delay) to improve the efficiency of the data bus. Additive Latency (AL) is adopted to specify that read / write commands and addresses can be applied.
특히, DDR2 스펙(Specification)에서는 도 1의 (a)에 도시된 바와 같이, 라이트 동작시 라이트 커맨드 WT가 입력된 후 'AL+CL-1' 이후에 데이터 입력(DATA IN)이 이루어지고, 도 1의 (b)에 도시된 바와 같이, 리드 동작시 리드 커맨드 RD가 입력된 후 'AL+CL' 이후에 데이터가 출력(DATA OUT)되도록 규정되어 있다.In particular, in the DDR2 specification, as shown in (a) of FIG. 1, after the write command WT is input during the write operation, data input DATA IN is performed after 'AL + CL-1'. As shown in 1 (b), data is outputted after "AL + CL" after the read command RD is input during the read operation.
즉, 라이트 커맨드 WT가 입력되면, 반도체 메모리 장치의 내부에서는 'AL+CL-1'의 클럭 CLK 토글링(Toggling) 시간 동안 현재 입력 신호, 예를 들어, 어드레스 및 커맨드 등이 유지되고 있다가, 'AL+CL-1'이 된 시점에서 상기 유지된 신호가 데이터 입력과 같이 사용된다.That is, when the write command WT is input, the current input signal, for example, an address and a command, is held in the semiconductor memory device during the clock CLK toggle time of 'AL + CL-1'. At the time point 'AL + CL-1', the held signal is used together with the data input.
이러한 라이트 동작을 위해, 일반적인 반도체 메모리 장치에는 애디티브 레이턴시에 대응되게 클럭 CLK을 카운트하기 위한 카운터와 카스 레이턴시에 대응되게 클럭 CLK을 카운트하기 위한 카운터가 구비된다. 참고로, 리드 동작시 카스 레이턴시는 라이트 동작과 달리 출력 인에이블 신호에 의해 제어되므로, 이러한 카스 레이턴시를 위한 카운터 동작이 불필요하다.For such a write operation, a general semiconductor memory device includes a counter for counting the clock CLK corresponding to the additive latency and a counter for counting the clock CLK corresponding to the cas latency. For reference, unlike the write operation, the cas latency is controlled by the output enable signal, so that the counter operation for the cas latency is unnecessary.
이때, 카스 레이턴시를 위한 카운터는 애디티브 레이턴스에 대응되게 지연된 커맨드 또는 어드레스가 입력되는 시점부터 기설정된 카스 레이턴시만큼만 클럭 CLK을 카운트하면 된다.In this case, the counter for cas latency needs to count the clock CLK only by a preset cas latency from the time when the delayed command or address corresponding to the additive latency is input.
하지만, 종래의 카스 레이턴시를 위한 카운터는 아무런 제어 없이 클럭 CLK이 계속 토글링하는 것에 대응하여 라이트 커맨드 또는 어드레스가 입력된 시점부터 계속 클럭 CLK을 카운트하므로 전류 소모가 큰 문제점이 있다..However, the conventional counter for cas latency has a large current consumption because the clock CLK continues to count from the time when the write command or address is input in response to the clock CLK continuously toggling without any control.
본 발명은 소정 신호를 애디티브 레이턴시에 대응되게 지연시킨 이후에 카스 레이턴시를 위한 클럭 카운트를 수행함으로써 전류 소모가 줄어든 반도체 메모리 장치의 레이턴시 제어 회로를 제공한다.The present invention provides a latency control circuit of a semiconductor memory device in which current consumption is reduced by performing a clock count for cas latency after delaying a predetermined signal corresponding to the additive latency.
또한, 본 발명은 카스 레이턴시를 위하여 반도체 메모리 장치가 지원하는 최대 카스 레이턴시만큼만 클럭을 카운트함으로써 전류 소모가 줄어든 반도체 메모리 장치의 레이턴시 제어 회로를 제공한다.In addition, the present invention provides a latency control circuit of a semiconductor memory device in which current consumption is reduced by counting a clock only by the maximum cas latency supported by the semiconductor memory device for cascade latency.
본 발명의 일면에 따른 반도체 메모리 장치의 레이턴시 제어 회로는, 데이터 액세스 제어에 이용되는 입력 신호를 기설정된 애디티브 레이턴시에 대응되게 지연시켜 지연 입력 신호로 출력하는 애디티브 레이턴시 제어부; 및 클럭 신호를 상기 지연 입력 신호가 입력된 시점부터 카운트하고, 상기 카운트된 신호들 중 기설정된 카스 레이턴시에 대응되는 신호까지 상기 지연 입력 신호를 지연시켜 지연 출력 신호로 출력하는 카스 레이턴시 제어부;를 포함함을 특징으로 한다.According to an aspect of an exemplary embodiment, a latency control circuit of a semiconductor memory device may include an additive latency controller configured to delay an input signal used for data access control to correspond to a predetermined additive latency and output the delayed input signal as a delayed input signal; And a cas latency controller that counts a clock signal from a time point at which the delay input signal is input and delays the delay input signal to a signal corresponding to a preset cas latency among the counted signals and outputs the delayed output signal as a delayed output signal. It is characterized by.
여기서, 상기 입력 신호는 커맨드 신호와 어드레스 신호 중 어느 하나임이 바람직하다.The input signal may be any one of a command signal and an address signal.
상기 카스 레이턴시 제어부는, 상기 지연 입력 신호가 입력되는 상기 클럭 신호의 에지에서 소정 시점까지 상기 클럭 신호를 카운트하는 에지 트리거형 카운터부; 상기 클럭 신호를 입력받아서, 상기 지연 입력 신호가 입력되는 시점부터 상 기 소정 시점에 대응되게 카운트된 신호가 발생하는 시점까지 상기 클럭 신호를 토글링시키는 토글링 제어부; 및 상기 클럭 토글링 제어부에서 토글링 구간이 제어된 클럭을 카운트하고, 상기 카운트된 신호들 중 상기 기설정된 카스 레이턴시에 대응되는 신호까지 상기 지연 입력 신호를 지연시켜 상기 지연 출력 신호로 출력하는 카스 레이턴시 카운터부;를 포함함이 바람직하다.The cas latency controller may include: an edge triggered counter unit configured to count the clock signal from an edge of the clock signal to which the delay input signal is input to a predetermined time point; A toggle control unit for receiving the clock signal and toggling the clock signal from a time point at which the delay input signal is input to a time point at which a signal counted corresponding to the predetermined time point is generated; And a clock latency in which the clock toggle control unit counts a clock whose toggling period is controlled and delays the delay input signal to a signal corresponding to the preset cas latency among the counted signals and outputs the delayed output signal as the delayed output signal. It is preferable to include a counter.
여기서, 상기 소정 시점은 상기 클럭 신호를 반도체 메모리 장치가 지원하는 최대 카스 레이턴시에 대응됨이 바람직하다.The predetermined time may correspond to a maximum cas latency in which the clock signal is supported by a semiconductor memory device.
상기 카스 레이턴시 제어부의 구성에서, 상기 에지 트리거형 카운터부는, 상기 지연 입력 신호의 입력에 대응하여 리셋 신호를 발생하는 에지 트리거부; 및 상기 리셋 신호가 발생하는 상기 클럭 신호의 에지에서부터 상기 클럭 신호를 카운트하는 카운터부;를 포함함이 바람직하다.In the configuration of the cas latency controller, the edge trigger type counter includes: an edge trigger for generating a reset signal in response to the input of the delay input signal; And a counter unit for counting the clock signal from an edge of the clock signal at which the reset signal is generated.
그리고, 상기 토글링 제어부는, 상기 지연 입력 신호의 입력에 대응하여 인에이블되고 상기 소정 시점에 대응되게 카운트된 신호의 입력에 대응하여 디스에이블되는 클럭 제어 신호를 발생하는 클럭 제어 신호 발생부; 및 상기 클럭 제어 신호의 인에이블 구간 동안 상기 클럭 신호를 토글링시켜 출력하는 클럭 출력부;를 포함함이 바람직하다.The toggling control unit may further include a clock control signal generation unit configured to generate a clock control signal enabled in response to the input of the delayed input signal and disabled in response to the input of a signal counted corresponding to the predetermined time point; And a clock output unit which toggles the clock signal and outputs the clock signal during the enable period of the clock control signal.
상기 토글링 제어부의 구성에서, 상기 클럭 제어 신호 발생부는, 상기 지연 입력 신호에 응답하여 풀 다운 구동하고 상기 최대 카스 레이턴시만큼 카운트된 신호에 응답하여 풀 다운 구동하는 구동부; 및 상기 구동부의 출력을 래치하여 상기 클럭 제어 신호로 출력하는 래치부;를 포함함이 바람직하다.In the configuration of the toggling control unit, the clock control signal generation unit, a pull-down driving in response to the delay input signal and a pull-down driving in response to the signal counted by the maximum cascade latency; And a latch unit for latching an output of the driver to output the clock control signal.
또한, 상기 클럭 출력부는 상기 클럭 제어 신호와 상기 클럭 신호를 논리 조합하여 상기 클럭 제어 신호가 인에이블 상태인 동안 상기 클럭 신호와 동일한 논리 레벨을 갖는 클럭을 출력함이 바람직하다.The clock output unit may logically combine the clock control signal and the clock signal to output a clock having the same logic level as the clock signal while the clock control signal is in an enabled state.
본 발명의 다른 일면에 따른 반도체 메모리 장치의 레이턴시 제어 회로는, 클럭 신호를 반도체 메모리 장치가 지원하는 최대 카스 레이턴시만큼 카운트하고, 데이터 액세스 제어에 이용되는 입력 신호와 상기 최대 카스 레이턴시에 대응되게 카운트된 신호로써 상기 클럭 신호의 토글링을 제어하는 클럭 제어부; 및 상기 클럭 제어부에서 토글링이 제어된 상기 클럭 신호를 카운트하고, 상기 카운트된 신호들 중 기설정된 카스 레이턴시에 대응되는 신호까지 상기 입력 신호를 지연시켜 지연 출력 신호로 출력하는 카스 레이턴시 카운터부;를 포함함을 특징으로 한다.According to another aspect of the present invention, a latency control circuit of a semiconductor memory device may count a clock signal by a maximum cas latency supported by the semiconductor memory device, and count the clock signal corresponding to an input signal used for data access control and the maximum cas latency. A clock controller which controls the toggling of the clock signal as a signal; And a cas latency counter that counts the clock signal controlled by the clock controller and delays the input signal to a signal corresponding to a preset cas latency among the counted signals and outputs the delayed output signal as a delay output signal. It is characterized by including.
여기서, 상기 입력 신호는 커맨드 신호와 어드레스 신호 중 어느 하나임이 바람직하다.The input signal may be any one of a command signal and an address signal.
그리고, 상기 커맨드 신호는 외부에서 입력된 커맨드가 기설정된 애디티브 레이턴시에 대응하여 지연된 신호이고, 상기 어드레스 신호는 외부에서 입력된 어드레스가 상기 기설정된 애디티브 레이턴시에 대응하여 지연된 신호임이 바람직하다.The command signal may be a signal in which an externally input command is delayed in response to a preset additive latency, and the address signal is a signal in which an externally input address is delayed in response to the preset additive latency.
상기 클럭 제어부는, 상기 입력 신호가 입력되는 상기 클럭 신호의 에지에서 상기 최대 카스 레이턴시만큼 상기 클럭 신호를 카운트하는 에지 트리거형 카운터부; 및 상기 클럭 신호를 입력받아서, 상기 입력 신호가 입력되는 시점부터 상기 최대 카스 레이턴시에 대응되게 카운트된 신호가 발생하는 시점까지 상기 클럭 신호를 토글링시키는 토글링 제어부;를 포함함이 바람직하다.The clock control unit may include: an edge triggered counter unit for counting the clock signal by the maximum cas latency at an edge of the clock signal to which the input signal is input; And a toggle control unit for receiving the clock signal and toggling the clock signal from a time point at which the input signal is input to a time point at which a signal counted corresponding to the maximum cas latency occurs.
상기 클럭 제어부의 구성에서, 상기 에지 트리거형 카운터부는, 상기 입력 신호의 입력에 대응하여 리셋 신호를 발생하는 에지 트리거부; 및 상기 리셋 신호가 발생하는 상기 클럭 신호의 에지에서부터 상기 최대 카스 레이턴시만큼 상기 클럭 신호를 카운트하는 카운터부;를 포함함이 바람직하다.In the configuration of the clock control unit, the edge trigger type counter unit, an edge trigger unit for generating a reset signal in response to the input of the input signal; And a counter unit for counting the clock signal by the maximum cas latency from an edge of the clock signal where the reset signal is generated.
그리고, 상기 토글링 제어부는, 상기 입력 신호의 입력에 대응하여 인에이블되고 상기 최대 카스 레이턴시만큼 카운트된 신호의 입력에 대응하여 디스에이블되는 클럭 제어 신호를 발생하는 클럭 제어 신호 발생부; 및 상기 클럭 제어 신호의 인에이블 구간 동안 상기 클럭 신호를 토글링시켜 출력하는 클럭 출력부;를 포함함이 바람직하다.The toggling control unit may further include a clock control signal generation unit configured to generate a clock control signal that is enabled in response to an input of the input signal and is disabled in response to an input of a signal counted by the maximum cascade latency; And a clock output unit which toggles the clock signal and outputs the clock signal during the enable period of the clock control signal.
상기 토글링 제어부의 구성에서, 상기 클럭 제어 신호 발생부는, 상기 입력 신호에 응답하여 풀 다운 구동하고 상기 최대 카스 레이턴시만큼 카운트된 신호에 응답하여 풀 다운 구동하는 구동부; 및 상기 구동부의 출력을 래치하여 상기 클럭 제어 신호로 출력하는 래치부;를 포함함이 바람직하다.In the configuration of the toggling control unit, the clock control signal generation unit, a pull-down driving in response to the input signal and a pull-down driving in response to the signal counted by the maximum cascade latency; And a latch unit for latching an output of the driver to output the clock control signal.
또한, 상기 클럭 출력부는 상기 클럭 제어 신호와 상기 클럭 신호를 논리 조합하여 상기 클럭 제어 신호가 인에이블 상태인 동안 상기 클럭 신호와 동일한 논리 레벨을 갖는 클럭을 출력함이 바람직하다.The clock output unit may logically combine the clock control signal and the clock signal to output a clock having the same logic level as the clock signal while the clock control signal is in an enabled state.
본 발명은 소정 신호가 애디티브 레이턴시에 대응되게 지연된 이후에 카스 레이턴시를 위한 클럭 카운트를 수행하여 상기 지연된 신호를 카스 레이턴시에 대응되게 다시 지연시킴으로써, 애디티브 레이턴시 이전의 불필요한 카운트 동작을 제거하여 전류 소모가 줄어들 수 있는 효과가 있다.The present invention performs a clock count for cas latency after the predetermined signal is delayed corresponding to the additive latency, and delays the delayed signal again to correspond to the cas latency, thereby eliminating unnecessary count operation before the additive latency. There is an effect that can be reduced.
또한, 본 발명은 소정 신호를 카스 레이턴시에 대응되게 지연시킬 때, 반도체 메모리 장치가 지원하는 최대 카스 레이턴시까지만 클럭을 카운트함으로써, 카스 레이턴시 이후 불필요한 카운트 동작을 제거하여 전류 소모가 줄어들 수 있는 효과가 있다.In addition, when the predetermined signal is delayed corresponding to the cas latency, the clock is counted only up to the maximum cas latency supported by the semiconductor memory device, thereby eliminating unnecessary count operations after the cas latency, thereby reducing current consumption. .
본 발명은 소정 신호가 애디티브 레이턴시에 대응되게 지연된 이후 반도체 메모리 장치가 지원하는 최대 카스 레이턴시만큼 클럭 신호를 카운트하고, 상기 카운트된 신호들 중 기설정된 카스 레이턴시에 대응되는 신호까지 상기 지연된 신호를 다시 지연시키는 반도체 메모리 장치의 레이턴시 제어 회로를 개시한다.According to an embodiment of the present invention, after a predetermined signal is delayed corresponding to an additive latency, the clock signal is counted by the maximum cas latency supported by the semiconductor memory device, and the delayed signal is returned to a signal corresponding to a preset cas latency among the counted signals. A latency control circuit of a semiconductor memory device for delaying is disclosed.
구체적으로, 본 발명에 따른 반도체 메모리 장치는, 도 2에 도시된 바와 같이, 커맨드 디코더(10), 애디티브 레이턴시 커맨드 제어부(20), 카스 레이턴시 커맨드 제어부(30), 애디티브 레이턴시 어드레스 제어부(40), 카스 레이턴시 어드레스 제어부(50), 스테이트 머신(60), 및 메모리 셀부(70)를 포함한다.Specifically, as shown in FIG. 2, the semiconductor memory device according to the present invention includes the
커맨드 디코더(10)는 데이터 액세스 제어를 위해 외부에서 입력되는 커맨드 CMD를 디코딩하며, 외부 커맨드 CMD가 라이트 커맨드인 경우 라이트 커맨드 신호 WT_CMD로 출력한다.The
그리고, 애디티브 레이턴시 커맨드 제어부(20)는 커맨드 디코더(10)에서 출 력된 라이트 커맨드 신호 WT_CMD를 입력받아서, 라이트 커맨드 신호 WT_CMD가 입력된 클럭 신호 CLK의 에지를 기준으로 기설정된 애디티브 레이턴시 AL에 대응되게 라이트 커맨드 신호 WT_CMD를 지연시켜 지연 라이트 커맨드 신호 WT_AL로 출력한다.The additive latency
이를 위해, 애디티브 레이턴시 커맨드 제어부(20)는 클럭 신호 CLK를 카운트하고, 상기 카운트된 신호들 중 기설정된 애디티브 레이턴시 AL에 대응되는 신호에 동기되게 라이트 커맨드 신호 WT_CMD를 지연시켜 지연 라이트 커맨드 신호 WT_AL로 출력한다.To this end, the additive latency
그리고, 카스 레이턴시 커맨드 제어부(30)는 애디티브 레이턴시 커맨드 지연부(20)에서 출력된 지연 라이트 커맨드 신호 WT_AL를 입력받아서, 지연 라이트 커맨드 신호 WT_AL가 입력된 클럭 신호 CLK의 에지를 기준으로 기설정된 카스 레이턴시 CL에 대응되게 지연 라이트 커맨드 신호 WT_AL를 지연시켜 지연 라이트 커맨드 신호 WT_D로 출력한다. 여기서, 기설정된 카스 레이턴시 CL는 라이트 동작시 'CL-1'에 대응됨이 바람직하다.The CAS latency
이를 위해, 카스 레이턴시 커맨드 제어부(30)는 클럭 신호 CLK를 지연 라이트 커맨드 신호 WT_AL가 입력된 시점부터 소정 시점까지 카운트하고, 상기 카운트된 신호들 중 기설정된 카스 레이턴시 CL에 대응되는 신호에 동기되게 지연 라이트 커맨드 신호 WT_AL를 지연시켜 지연 라이트 커맨드 신호 WT_D로 출력한다. 여기서, 카스 레이턴시 커맨드 제어부(30)는 반도체 메모리 장치가 지원하는 최대 카스 레이턴시까지 클럭 신호 CLK를 카운트함이 바람직하다.To this end, the CAS
한편, 애디티브 레이턴시 어드레스 제어부(40)는 데이터 액세스 제어에 이용되는 어드레스 신호 ADDR를 입력받아서, 어드레스 신호 ADDR가 입력된 클럭 신호 CLK의 에지를 기준으로 기설정된 애디티브 레이턴시 AL에 대응되게 어드레스 신호 ADDR를 지연시켜 지연 어드레스 신호 ADDR_AL로 출력한다. 여기서, 애디티브 레이턴시 어드레스 제어부(40)는 입력받는 신호만 다르고 애디티브 레이턴시 커맨드 제어부(20)와 동일한 구성 및 동작을 갖는다.On the other hand, the additive latency
그리고, 카스 레이턴시 어드레스 제어부(50)는 지연 어드레스 신호 ADDR_AL를 입력받아서, 지연 어드레스 신호 ADDR_AL가 입력된 클럭 신호 CLK의 에지를 기준으로 기설정된 카스 레이턴시 CL에 대응되게 지연 어드레스 신호 ADDR_AL를 지연시켜 지연 어드레스 신호 ADDR_D로 출력한다. 여기서, 카스 레이턴시 어드레스 제어부(40)는 입력받는 신호만 다르고 카스 레이턴시 커맨드 제어부(30)와 동일한 구성 및 동작을 갖는다.The cascade latency
이와 같이 카스 레이턴시 커맨드 제어부(30)에서 출력된 지연 라이트 커맨드 신호 WT_D와 카스 레이턴시 어드레스 제어부(50)에서 출력된 지연 어드레스 신호 ADDR_D는 데이터 DATA와 함께 스테이트 머신(60)으로 입력되고, 스테이트 머신(60)는 이들 WT_D, ADDR_D, DATA을 이용하여 내부 제어 신호 CTRL를 생성한다. 여기서, 내부 제어 신호 CTRL는 내부 명령 신호, 로우 어드레스, 컬럼 어드레스, 입력 스트로브 신호, 파이프 입력 스트로브 신호, 및 파이프 출력 제어 신호 등을 포함한 신호이다.In this manner, the delay write command signal WT_D output from the cas
그리고, 메모리 셀부(70)에서는 스테이트 머신(60)에서 생성된 제어 신호 CTRL에 의해 데이터가 메모리 셀에 저장하거나, 메모리 셀에 저장된 데이터가 출력되는 등의 메모리 동작이 이루어진다.The
이러한 구성을 갖는 본 발명에 따른 반도체 메모리 장치는 라이트 동작시 라이트 커맨드 신호 WT_CMD와 어드레스 신호 ADDR를 기설정된 애디티브 레이턴시 및 카스 레이턴시, 즉, 'AL+CL-1'에 대응되게 지연시켜 스테이트 머신(60)으로 제공하며, 이때 카스 레이턴시를 위해 클럭 신호 CLK를 카운트할 때 클럭 신호 CLK의 소정 구간에서만 카운트하여 전류 소모를 줄이는 효과가 있다.According to the semiconductor memory device having the above-described configuration, the write command signal WT_CMD and the address signal ADDR may be delayed to correspond to a predetermined additive latency and a cascade latency, that is, 'AL + CL-1' during a write operation. 60). In this case, when the clock signal CLK is counted for cas latency, the current signal is reduced only by counting only a predetermined section of the clock signal CLK.
이러한 카스 레이턴시 제어는 카스 레이턴시 커맨드 제어부(30)와 카스 레이턴시 어드레스 제어부(50)를 통하여 이루어지며, 그 구성을 도 3을 참조하여 구체적으로 살펴보면 아래와 같다. 참고로, 카스 레이턴시 커맨드 제어부(30)와 카스 레이턴시 어드레스 제어부(50)는 서로 동일한 구성을 가지므로, 설명의 편의상 카스 레이턴시 커맨드 제어부(30)의 구성만 상세히 살펴보기로 한다.The CAS latency control is performed through the CAS
도 3을 참조하면, 카스 레이턴시 커맨드 제어부(30)는 클럭 제어부(300)와 카스 레이턴시 카운터부(400)를 포함하여 구성될 수 있다.Referring to FIG. 3, the CAS
클럭 제어부(300)는 지연 라이트 커맨드 신호 WT_AL가 입력되는 시점부터 소정 시점까지 클럭 신호 CLK를 카운트하고, 지연 라이트 커맨드 신호 WT_AL와 상기 소정 시점에 대응되게 카운트된 신호 CLK_CNT(이하, 카운트 신호 CLK_CNT라고 정의한다.)로써 클럭 신호 CLK의 토글링을 제어한다. 여기서, 상기 소정 시점은 반도체 메모리 장치가 지원하는 최대 카스 레이턴시에 대응됨이 바람직하다.The
이러한 클럭 제어부(300)는 지연 라이트 커맨드 신호 WT_AL가 입력되는 클럭 신호 CLK의 에지에서 상기 소정 시점까지 클럭 신호 CLK를 카운트하는 에지 트리거형 카운터부(310)와, 클럭 신호 CLK를 입력받아서 지연 라이트 커맨드 신호 WT_AL가 입력되는 시점부터 카운트 신호 CLK_CNT가 발생하는 시점까지 클럭 신호 CLK를 토글링시키는 토글링 제어부(320)를 포함하여 구성될 수 있다.The
에지 트리거형 카운터부(310)는 에지 트리거부(311)와 카운터부(312)를 포함하며, 에지 트리거부(311)는 지연 라이트 커맨드 신호 WT_AL의 입력에 대응하여 리셋 신호 RESETB를 발생하고, 카운터부(312)는 리셋 신호 RESETB가 발생하는 클럭 신호 CLK의 에지에서부터 상기 소정 시점까지 클럭 신호 CLK를 카운트한다.The edge
그리고, 토글링 제어부(320)는 클럭 제어 신호 발생부(321)와 클럭 출력부(322)를 포함한다.The toggling
여기서, 클럭 제어 신호 발생부(321)는 지연 라이트 커맨드 신호 WT_AL의 입력에 대응하여 인에이블되고 카운트 신호 CLK_CNT의 입력에 대응하여 디스에이블되는 클럭 제어 신호 CLK_CON를 발생한다.Here, the clock
이러한 클럭 제어 신호 발생부(321)는 지연 라이트 커맨드 신호 WT_AL에 응답하여 풀 다운 구동하고 카운트 신호 CLK_CNT에 응답하여 풀 다운 구동하는 구동부와, 상기 구동부의 출력을 래치하여 클럭 제어 신호 CLK_CON로 출력하는 래치부를 포함한다. 여기서, 상기 구동부는 카운트 신호 CLK_CNT에 응답하여 풀 업 구동하는 PMOS 트랜지스터(PM)와, 지연 라이트 커맨드 신호 WT_AL에 응답하여 풀 다운 구동하는 NMOS 트랜지스터(NM)를 포함하며, 상기 래치부는 상기 구동부의 출력단과 클럭 제어 신호 CLK_CON가 출력되는 출력단 사이에 래치 구조로 연결된 두 인버 터(INV1,INV2)를 포함한다.The clock
그리고, 클럭 출력부(322)는 클럭 제어 신호 CLK_CON의 인에이블 구간 동안 클럭 신호 CLK를 토글링시켜 카스 레이턴시용 클럭 CLK_CL로 출력하며, 특히, 클럭 제어 신호 CLK_CON와 클럭 신호 CLK를 논리 조합하여 클럭 제어 신호 CLK_CON가 인에이블 상태인 동안 클럭 신호 CLK와 동일한 논리 레벨을 갖는 카스 레이턴시용 클럭 CLK_CL을 출력하는 구성을 가질 수 있다.The
이러한 클럭 출력부(322)는 클럭 신호 CLK와 클럭 제어 신호 CLK_CON를 낸드 조합하는 낸드 게이트(NAND)와, 낸드 게이트(NAND)의 출력을 반전하여 카스 레이턴시용 클럭 CLK_CL으로 출력하는 인버터(INV3)를 포함한다.The
한편, 카스 레이턴시 카운터부(400)는 카스 레이턴시용 클럭 CLK_CL을 카운트하고, 카운트된 신호들 중 기설정된 카스 레이턴시 CL에 대응되는 신호까지 지연 라이트 커맨드 신호 WT_AL를 지연시켜 지연 라이트 커맨드 신호 WT_D로 출력한다.Meanwhile, the
이러한 구성을 갖는 본 발명에 따른 반도체 메모리 장치의 동작을 도 4 및 도 5를 참조하여 살펴보면 다음과 같다.The operation of the semiconductor memory device according to the present invention having such a configuration will now be described with reference to FIGS. 4 and 5.
일 예로, 도 4에 도시된 바와 같이, 클럭 신호 CLK의 소정 라이징 에지에 동기되어 라이트 커맨드 WT가 입력되면, 커맨드 디코더(10)에서 출력된 라이트 커맨드 신호 WT_CMD가 애디티브 레이턴시 커맨드 제어부(20)에 의해 기설정된 애디티브 레이턴시 AL에 대응되게 지연되어 지연 라이트 커맨드 신호 WT_AL로 출력된다.For example, as illustrated in FIG. 4, when the write command WT is input in synchronization with a predetermined rising edge of the clock signal CLK, the write command signal WT_CMD output from the
그리고, 지연 라이트 커맨드 신호 WT_AL는 에지 트리거부(311)로 입력되어 지연 라이트 커맨드 신호 WT_AL의 라이징 에지에 동기되는 리셋 신호 RESETB가 발 생한다.The delay write command signal WT_AL is input to the
리셋 신호 RESETB가 발생함에 따라 카운터부(312)는 클럭 신호 CLK를 카운트하기 시작하여 소정 시점에서 카운트된 신호 CLK_CNT를 출력한다. 이때, 카운터부(312)는 반도체 메모리 장치가 지원하는 최대 카스 레이턴시만큼 클럭 신호 CLK를 카운트함이 바람직하다.As the reset signal RESETB occurs, the
한편, 지연 라이트 커맨드 신호 WT_AD는 클럭 제어 신호 발생부(321)로 입력되어 클럭 제어 신호 CLK_CON를 발생시키고, 이러한 클럭 제어 신호 CLK_CON는 카운트 신호 CLK_CNT가 입력되기 전까지 인에이블 상태로 래치되었다가 카운트 신호 CLK_CNT가 입력될 때 디스에이블된다.On the other hand, the delay write command signal WT_AD is input to the clock
그리고, 클럭 제어 신호 CLK_CON는 클럭 신호 CLK와 함께 클럭 출력부(322)로 입력되어 클럭 신호 CLK가 클럭 제어 신호 CLK_CON의 인에이블 구간 동안만 토글링되도록 제어된다.The clock control signal CLK_CON is input to the
이와 같이 토글링이 제어된 클럭, 즉, 카스 레이턴시용 클럭 CLK_CL은 카스 레이턴시 카운터부(400)로 입력되어 기설정된 카스 레이턴시 CL에 대응되게 지연 라이트 커맨드 신호 WT_AL가 지연되도록 제어하는데 이용된다.The clock toggling controlled as described above, that is, the cas latency clock CLK_CL is input to the
다른 동작 예로, 도 5에 도시된 바와 같이, 카스 레이턴시 커맨드 제어부(30)의 카운트 동작 중, 즉, 클럭 제어 신호 CLK_CON가 디스에이블되기 전에 다시 라이트 커맨드 WT가 인가되는 경우, 에지 트리거부(311)에서 발생하는 리셋 신호 RESETB에 의해 카운트 동작이 리셋되므로, 리셋된 시점부터 원하는 카스 레이턴시만큼 다시 카운트될 수 있다.As another operation example, as shown in FIG. 5, when the write command WT is applied again during the counting operation of the cascade latency
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치는 라이트 커맨드가 발생하는 경우 라이트 커맨드 신호가 애디티브 레이턴시에 대응되게 지연된 시점부터 카스 레이턴시용 클럭 CLK_CL이 인에이블되고, 소정 시간(최대 'CL+AL') 이후에 자동으로 카스 레이턴시용 클럭 CLK_CL이 디스에이블된다.As described above, in the semiconductor memory device according to the present invention, when the write command is generated, the CAS latency clock CLK_CL is enabled from a time point at which the write command signal is delayed corresponding to the additive latency, and a predetermined time (maximum 'CL +'). After AL '), the CAS latency clock CLK_CL is automatically disabled.
따라서, 카스 레이턴시용 클럭 CLK_CL을 입력받는 카스 레이턴시 카운터부(400)는 카스 레이턴시용 클럭 CLK_CL이 인에이블되는 동안만 카운트하므로, 애디티브 레이턴시에 대응되는 지연 이전에 불필요하게 클럭 신호 CLK를 토글링하지 않아 전류 소모가 줄어들 수 있는 효과가 있다.Therefore, since the
또한, 본 발명은 반도체 메모리 장치가 지원하는 최대 카스 레이턴시까지만 클럭 신호 CLK를 카운트하므로, 불필요한 카운트 동작을 줄여 전류 소모가 줄어들 수 있는 효과가 있다.In addition, since the clock signal CLK is counted only up to the maximum cas latency supported by the semiconductor memory device, the current count can be reduced by reducing unnecessary count operations.
도 1은 일반적인 반도체 메모리 장치의 리드 또는 라이트 동작시 데이터 입출력 시점을 설명하기 위한 파형도.1 is a waveform diagram illustrating a data input / output point in time during a read or write operation of a general semiconductor memory device.
도 2는 본 발명에 따른 레이턴시 제어 회로를 포함하는 반도체 메모리 장치를 나타내는 블럭도.2 is a block diagram illustrating a semiconductor memory device including a latency control circuit according to the present invention.
도 3은 도 2의 카스 레이턴시 커맨드 제어부(30)의 상세 구성을 나타내는 회로 블럭도.FIG. 3 is a circuit block diagram showing the detailed configuration of the CAS latency
도 4는 라이트 커맨드 입력시 본 발명에 따른 레이턴시 제어 회로의 동작을 설명하기 위한 파형도.4 is a waveform diagram illustrating an operation of a latency control circuit according to the present invention when a write command is input.
도 5는 라이트 커맨드가 연속적으로 입력될 때 본 발명에 따른 레이턴시 제어 회로의 동작을 설명하기 위한 파형도.Fig. 5 is a waveform diagram for explaining the operation of the latency control circuit according to the present invention when the write commands are continuously input.
Claims (16)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070135571A KR100891303B1 (en) | 2007-12-21 | 2007-12-21 | Latency controlling circuit of semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070135571A KR100891303B1 (en) | 2007-12-21 | 2007-12-21 | Latency controlling circuit of semiconductor memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
KR100891303B1 true KR100891303B1 (en) | 2009-04-06 |
Family
ID=40757141
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070135571A KR100891303B1 (en) | 2007-12-21 | 2007-12-21 | Latency controlling circuit of semiconductor memory device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100891303B1 (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030078134A (en) * | 2002-03-28 | 2003-10-08 | 주식회사 하이닉스반도체 | Synchronous semiconductor memory device |
KR20050011942A (en) * | 2003-07-24 | 2005-01-31 | 주식회사 하이닉스반도체 | Semiconductor memory device having additive latency |
KR20050035637A (en) * | 2003-10-14 | 2005-04-19 | 주식회사 하이닉스반도체 | Semiconductor memory device for reducing current consumption |
KR100605572B1 (en) | 2005-06-30 | 2006-07-31 | 주식회사 하이닉스반도체 | Semiconductor memory device |
-
2007
- 2007-12-21 KR KR1020070135571A patent/KR100891303B1/en not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030078134A (en) * | 2002-03-28 | 2003-10-08 | 주식회사 하이닉스반도체 | Synchronous semiconductor memory device |
KR20050011942A (en) * | 2003-07-24 | 2005-01-31 | 주식회사 하이닉스반도체 | Semiconductor memory device having additive latency |
KR20050035637A (en) * | 2003-10-14 | 2005-04-19 | 주식회사 하이닉스반도체 | Semiconductor memory device for reducing current consumption |
KR100605572B1 (en) | 2005-06-30 | 2006-07-31 | 주식회사 하이닉스반도체 | Semiconductor memory device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7675810B2 (en) | Semiconductor memory device | |
US7227794B2 (en) | Internal voltage generation control circuit and internal voltage generation circuit using the same | |
KR960004567B1 (en) | Output buffer of semiconductor memory device | |
US6198327B1 (en) | Pulse generator with improved high speed performance for generating a constant pulse width | |
US8023339B2 (en) | Pipe latch circuit and semiconductor memory device using the same | |
JP2011147165A (en) | Semiconductor device equipped with register control delay lock loop | |
KR100649826B1 (en) | Auto precharge apparatus of semiconductor memory device | |
JP4953273B2 (en) | Semiconductor memory device | |
US8358161B2 (en) | Buffer enable signal generating circuit and input circuit using the same | |
KR101996003B1 (en) | Clock control device | |
US8483005B2 (en) | Internal signal generator for use in semiconductor memory device | |
KR20210148777A (en) | Electronic device excuting for read operation and mode register read operation | |
KR100748461B1 (en) | Circuit and method for inputting data in semiconductor memory apparatus | |
KR100712539B1 (en) | Column decoder of semiconductor memory device and method of generating column selection line signal in semiconductor memory device | |
KR100891303B1 (en) | Latency controlling circuit of semiconductor memory device | |
US8154949B2 (en) | Burst termination control circuit and semiconductor memory device using the same cross-references to related application | |
KR100668829B1 (en) | Data output controller for memory device | |
KR100798795B1 (en) | Internal address generator and operation method | |
KR20090067799A (en) | Counter circuit of semiconductor memory device | |
KR100816718B1 (en) | Synchronous semiconductor memory device | |
KR20080002593A (en) | Semiconductor memory circuit in which the operation mode is set up by a mrs command | |
US7349290B2 (en) | Semiconductor memory device | |
US7263025B2 (en) | Semiconductor memory device for stably controlling power mode at high frequency and method of controlling power mode thereof | |
KR100924340B1 (en) | Data output controller | |
KR100400310B1 (en) | Apparatus and method for controlling a buffer in a semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |