KR20050010694A - Method of manufacturing ferroelectric memory device - Google Patents

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신동선
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Abstract

PURPOSE: A method of manufacturing a ferroelectric memory device is provided to prevent an operational fail due to a leakage current by blocking a contact between a lateral part of a bottom electrode and a ferroelectric layer. CONSTITUTION: A bottom electrode material layer is deposited on a semiconductor substrate(20). A photoresist pattern is formed on the bottom electrode material layer. A plurality of bottom electrodes(24) are formed by etching the bottom electrode material layer. An interlayer dielectric(26) is formed to bury a space between the bottom electrodes. The interlayer dielectric is removed to expose a surface of the photoresist pattern. An upper surface of the bottom electrode is exposed by removing the photoresist pattern.

Description

강유전체 메모리 소자의 제조방법{METHOD OF MANUFACTURING FERROELECTRIC MEMORY DEVICE}Manufacturing method of ferroelectric memory device {METHOD OF MANUFACTURING FERROELECTRIC MEMORY DEVICE}

본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 강유전체 메모리 소자의 하부전극간 절연 및 평탄화를 위한 층간절연막 형성방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of forming an interlayer insulating film for insulating and planarization between lower electrodes of a ferroelectric memory device.

반도체 메모리 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레시 (refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되고 있다. 이러한 강유전체 재료를 사용하는 FeRAM(ferroelectric random access memory) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.By using a ferroelectric material in a capacitor in a semiconductor memory device, the development of a device capable of using a large-capacity memory while overcoming the limitation of refresh required in a conventional DRAM (Dynamic Random Access Memory) device is progressing. A ferroelectric random access memory (FeRAM) device using such a ferroelectric material is a kind of nonvolatile memory device that not only stores stored information even when the power supply is cut off, but also operates at a next-generation memory device comparable to conventional DRAM. Be in the spotlight.

FeRAM 소자의 강유전체 물질로는 페로브스카이트(perovskite) 또는 쌍층(bi-layered) 페로브스카이트 구조를 갖는 BLT((Bi,La)4Ti3O12)), SBT(SrBi2Ta2O9), SBTN (SrBi2(Ta1-x, Nbx)2O9), PZT((Pb, Zr)TiO3) 등의 박막이 주로 사용되고, 강유전체 박막 형성시 수반되는 고온의 열처리 과정을 감안하여 캐패시터의 상부 및 하부전극 물질로는 이리듐(Ir)막, 이리듐산화(IrOx)막, 루쎄늄(Ru), 루쎄늄산화(RuOx)막, 플래티늄(Pt)막과 같이 우수한 내산화성을 가지는 귀금속 계열의 막이 주로 사용된다.Ferroelectric materials of FeRAM devices include BLT ((Bi, La) 4 Ti 3 O 12 )) having perovskite or bi-layered perovskite structures, and SBT (SrBi 2 Ta 2 O 9 ), SBTN (SrBi 2 (Ta1-x, Nbx) 2 O 9 ), PZT ((Pb, Zr) TiO 3 ) thin films are mainly used, and capacitors in consideration of the high temperature heat treatment process involved in forming ferroelectric thin films The upper and lower electrode materials of noble metals such as iridium (Ir) film, iridium oxide (IrOx) film, ruthenium (Ru), ruthenium oxide (RuOx) film, and platinum (Pt) film Membranes are mainly used.

이러한 종래의 강유전체 메모리 소자의 제조방법을 도 1a 내지 도 1d를 참조하여 설명한다.A conventional method of manufacturing a ferroelectric memory device will be described with reference to FIGS. 1A to 1D.

도 1a에 도시된 바와 같이, 접합영역(11)이 형성된 반도체 기판(10) 상에 제 1 층간절연막(12)을 증착하고, 포토리소그라피 및 식각공정에 의해 제 1 층간절연막(12)을 식각하여 접합영역(11)을 노출시키는 콘택홀을 형성한다. 그 다음, 콘택홀을 매립하도록 제 1 층간절연막(12) 상에 도전막을 증착하고 화학기계연마 (Chemical Mechanical Polishing; CMP) 공정이나 에치백(etch back) 공정에 의해 도전막을 분리시켜 하부전극 콘택층으로서 작용하는 도전 플러그(I3)를 형성한다. 그 후, 기판 전면 상에 하부전극 물질로서 제 1 금속막, 금속산화막 및 제 2 금속막, 바람직하게 Ir막(14A), IrOx막(14B) 및 Pt막(14C)을 순차적으로 증착한다. 이때, Ir막(14A)은 Ru막으로 대체될 수 있고, IrOx막(14B)은 RuOx막으로 대체될 수 있다. 또한, Pt막(14C)은 후속 강유전체 박막의 배향성을 가지는 결정화를 위하여 가능한 한 얇게 증착한다. 그 다음, 포토리소그라피에 의해 Pt막(14C) 상부에 포토레지스트 패턴(15)을 형성한다.As shown in FIG. 1A, the first interlayer dielectric layer 12 is deposited on the semiconductor substrate 10 on which the junction region 11 is formed, and the first interlayer dielectric layer 12 is etched by photolithography and etching processes. A contact hole exposing the junction region 11 is formed. Next, a conductive film is deposited on the first interlayer insulating film 12 to fill the contact hole, and the lower electrode contact layer is separated by a chemical mechanical polishing (CMP) process or an etch back process. A conductive plug I3, which acts as a form, is formed. Thereafter, a first metal film, a metal oxide film, and a second metal film, preferably an Ir film 14A, an IrOx film 14B, and a Pt film 14C, are sequentially deposited as a lower electrode material on the entire surface of the substrate. At this time, the Ir film 14A may be replaced with a Ru film, and the IrOx film 14B may be replaced with a RuOx film. In addition, the Pt film 14C is deposited as thin as possible for crystallization having the orientation of the subsequent ferroelectric thin film. Then, the photoresist pattern 15 is formed on the Pt film 14C by photolithography.

도 1b에 도시된 바와 같이, 포토레지스트 패턴(15)을 마스크로하여 Pt막(14C), IrOx막(14B) 및 Ir막(14A)을 식각하여, 도전 플러그(13)와 콘택하는 Pt/IrOx/Ir 구조의 하부전극(14)을 형성한다. 그 후, 공지된 방법에 의해 포토레지스트 패턴(15)을 제거한다.As shown in FIG. 1B, the Pt film 14C, the IrOx film 14B, and the Ir film 14A are etched using the photoresist pattern 15 as a mask, and Pt / IrOx contacting the conductive plug 13. A lower electrode 14 having a / Ir structure is formed. Thereafter, the photoresist pattern 15 is removed by a known method.

도 1c에 도시된 바와 같이, 하부전극(14)을 덮도록 제 1 층간절연막(12) 상부에 제 2 층간절연막(16)을 증착한다. 바람직하게, 제 2 층간절연막(16)은 SiOx막, PSG막, BPSG막 등의 실리콘산화막 계열의 막으로 증착한다. 그 다음, 도 1d에 도시된 바와 같이, CMP 공정이나 에치백 공정에 의해 하부전극(14) 상의 제 2 층간절연막(15)을 제거하여 하부전극(14)의 상부 표면을 완전히 노출시킴과 동시에 기판 표면을 평탄화한다. 그 후, 도 1e에 도시된 바와 같이, 강유전체 박막(17)을 형성하고 결정화 어닐링을 수행한 다음, 상부전극(18) 및 제 3 층간절연막(19)을 순차적으로 형성한다.As illustrated in FIG. 1C, a second interlayer insulating layer 16 is deposited on the first interlayer insulating layer 12 to cover the lower electrode 14. Preferably, the second interlayer insulating film 16 is deposited by a silicon oxide film-based film such as a SiOx film, a PSG film, or a BPSG film. Subsequently, as shown in FIG. 1D, the second interlayer insulating film 15 on the lower electrode 14 is removed by a CMP process or an etch back process to completely expose the upper surface of the lower electrode 14 while simultaneously exposing the substrate. Level the surface. Thereafter, as shown in FIG. 1E, the ferroelectric thin film 17 is formed, crystallization annealing is performed, and the upper electrode 18 and the third interlayer insulating film 19 are sequentially formed.

여기서, 하부전극(14) 상부 표면에 제 2 층간절연막(16)이 소량이라도 잔류하게 되면 강유전체 박막(16)의 특성 저하로 인하여 소자의 동작 패일(fail)이 유발되기 때문에, 이를 감안하여 CMP 공정이나 에치백 공정을 과도연마(over-polishing) 또는 과도식각(over-etching)으로 수행한다.In this case, if a small amount of the second interlayer insulating film 16 remains on the upper surface of the lower electrode 14, the operation failure of the device is caused due to the deterioration of the characteristics of the ferroelectric thin film 16. Or etchback process is performed by over-polishing or over-etching.

그러나, 하부전극(14)의 최상부 물질인 Pt막(14C)의 얇은 두께로 인하여, 과도연마 또는 과도식각 시 하부전극(14) 사이의 제 2 층간절연막(15) 손실이 커지면 하부전극(14)의 IrOx막(14B) 측부가 쉽게 노출되고, 이러한 IrOx막(14B)의 측부 노출은 하부전극(14)과 제 2 층간절연막(16) 사이의 계면에서의 큰 식각 또는 연마속도에 의해 더욱 더 심하게 발생하여 강유전체 박막(17)과 접촉함으로써 누설전류 (leakage current) 경로를 제공한다(도 1d의 "A" 부분 참조). 이에 따라, 캐패시터 동작시 강유전체 박막(17)에 저장된 극성 전하(polarization charge)가 하부전극(14)의 IrOx막(14B)으로 유출되어 강유전체 박막(17)의 특성이 저하되어, 결국 소자의 동작 패일을 유발하게 된다.However, due to the thin thickness of the Pt film 14C, which is the uppermost material of the lower electrode 14, when the loss of the second interlayer insulating film 15 between the lower electrodes 14 during overpolishing or overetching increases, the lower electrode 14 The IrOx film 14B side is easily exposed, and this IrOx film 14B side exposure is more severely caused by a large etching or polishing rate at the interface between the lower electrode 14 and the second interlayer insulating film 16. Generated and contacted with the ferroelectric thin film 17 to provide a leakage current path (see section “A” in FIG. 1D). As a result, polarization charges stored in the ferroelectric thin film 17 are discharged to the IrOx film 14B of the lower electrode 14 during the operation of the capacitor, thereby degrading the characteristics of the ferroelectric thin film 17 and eventually failing the operation of the device. Will cause.

또한, 과도연마 또는 과도식각 시 하부전극(14) 사이의 제 2 층간절연막(16)손실이 커지면 층간 평탄도 저하로 인하여 제 3 층간절연막(19)의 평탄도가 저하되어 후속 금속배선 공정시 단선(open)이나 합선(브리지 또는 단락) 등이 유발되어 배선 불량을 야기시키게 된다.In addition, if the loss of the second interlayer insulating film 16 between the lower electrodes 14 increases during overpolishing or overetching, the flatness of the third interlayer insulating film 19 decreases due to the decrease of the interlayer flatness, resulting in a disconnection in the subsequent metallization process. (open) or short-circuit (bridge or short-circuit) may occur, causing wiring defects.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 하부전극의 측부 노출을 방지하면서 우수한 평탄도를 갖도록 층간절연막을 형성하여 동작 패일 및 배선 불량 등을 방지할 수 있는 강유전체 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the problems of the prior art as described above, by forming an interlayer insulating film to have excellent flatness while preventing side exposure of the lower electrode, the ferroelectric memory device that can prevent operation failure and wiring defects, etc. Its purpose is to provide a method of manufacturing.

도 1a 내지 도 1e는 종래의 강유전체 메모리 소자의 제조방법을 설명하기위한 단면도.1A to 1E are cross-sectional views for explaining a method of manufacturing a conventional ferroelectric memory device.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도.2A to 2E are cross-sectional views illustrating a method of manufacturing a ferroelectric memory device according to an embodiment of the present invention.

※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing

20 : 반도체 기판 21 : 접합영역20 semiconductor substrate 21 junction region

22 : 제 1 층간절연막 23 : 도전 플러그22: first interlayer insulating film 23: conductive plug

24 : 하부전극 24A : Ir막24: lower electrode 24A: Ir film

24B : IrOx막 24C : Pt막24B: IrOx film 24C: Pt film

25 : 포토레지스트 패턴 26 : 제 2 층간절연막25 photoresist pattern 26 second interlayer insulating film

27 : 강유전체 박막 28 : 상부전극27 ferroelectric thin film 28 upper electrode

29 : 제 3 층간절연막29: third interlayer insulating film

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 반도체 기판 상에 하부전극 물질막을 증착하는 단계; 하부전극 물질막 상부에 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴을 마스크로하여 하부전극 물질막을 식각하여 하부전극을 형성하는 단계; 하부전극 사이의 공간을 매립하기에 충분한 두께로 층간절연막을 형성하는 단계; 포토레지스트 패턴의 표면이 노출되도록 층간절연막을 제거하는 단계; 및 포토레지스트 패턴을 제거하여 하부전극의 상부 표면을 노출시키는 단계를 포함하는 강유전체 메모리 소자의 제조방법에 의해 달성될 수 있다.According to an aspect of the present invention for achieving the above technical problem, an object of the present invention is the step of depositing a lower electrode material film on a semiconductor substrate; Forming a photoresist pattern on the lower electrode material layer; Etching the lower electrode material layer using the photoresist pattern as a mask to form a lower electrode; Forming an interlayer insulating film having a thickness sufficient to fill a space between the lower electrodes; Removing the interlayer insulating film so that the surface of the photoresist pattern is exposed; And exposing the upper surface of the lower electrode by removing the photoresist pattern.

바람직하게, 층간절연막은 무기 SOG막 또는 산화막과 무기 SOG막을 순차적으로 적층한 막으로 형성하고, 무기 SOG막으로서는 CHx를 함유하지 않는 실리콘산화막(SiOxHy)이나 실리콘질화막 (SixNyHz) 계열의 막을 사용한다.Preferably, the interlayer insulating film is formed by sequentially stacking an inorganic SOG film or an oxide film and an inorganic SOG film, and a silicon oxide film (SiOxHy) or a silicon nitride film (SixNyHz) -based film that does not contain CHx is used as the inorganic SOG film.

또한, 하부전극 물질막은 제 1 금속막, 금속산화막 및 제 2 금속막이 순차적으로 적층된 막으로 이루어진다.In addition, the lower electrode material film includes a film in which the first metal film, the metal oxide film, and the second metal film are sequentially stacked.

또한, 무기 SOG막의 형성은 무기 SOG막을 도포하는 단계와 무기 SOG막을 제 1 열처리 또는 플라즈마 처리하는 단계로 이루어지고, 포토레지스트 패턴의 제거 후, 무기 SOG막을 제 2 열처리한다.In addition, the inorganic SOG film is formed by applying the inorganic SOG film and performing the first heat treatment or plasma treatment on the inorganic SOG film, and after removing the photoresist pattern, the inorganic SOG film is subjected to the second heat treatment.

또한, 층간절연막의 제거는 에치백 또는 CMP 공정으로 수행한다.In addition, the interlayer insulating film is removed by an etch back or CMP process.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.2A through 2E are cross-sectional views illustrating a method of manufacturing a ferroelectric memory device according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 접합영역(21)이 형성된 반도체 기판(20) 상에 제 1 층간절연막(22)을 증착하고, 포토리소그라피 및 식각공정에 의해 제 1 층간절연막(22)을 식각하여 접합영역(21)을 노출시키는 콘택홀을 형성한다. 그 다음, 콘택홀을 매립하도록 제 1 층간절연막(22) 상에 도전막을 증착하고 CMP 공정이나 에치백 공정에 의해 도전막을 분리시켜 하부전극 콘택층으로서 작용하는 도전 플러그(23)를 형성한다. 그 후, 기판 전면 상에 하부전극 물질로서 제 1 금속막, 금속산화막 및 제 2 금속막를 순차적으로 증착한다. 바람직하게, 제 1 및 제 2 금속막은 플래티늄(Pt)막, 골드(Au)막, 실버(Ag)막, 이리듐(Ir)막, 루쎄늄(Ru)막, 란탄늄(La)막, 티타늄(Ti)막, 탄탈륨(Ta)막, 비스무스(Bi)막, 알루미늄막(Al) 및 구리(Cu)막 중 선택되는 하나의 막 또는 이들의 혼합화합물(mix compound)로 이루어지고, 금속산화막은 이리늄산화(IrOx)막, 루쎄늄산화(RuOx)막, 란탄늄산화(LaOx)막, 티타늄산화(TiOx)막, 탄탈륨산화(TayOx)막 중 선택되는 하나의 막 또는 이들의 혼합화합물로 이루어진다. 더욱 바람직하게, 제 1 금속막으로서는 Ir막(24A)을 증착하고, 금속산화막으로서는 IrOx막(24B)을 증착하고, 제 2 금속막으로서는 Pt막 (24C)을 증착하는데, Pt막(24C)은 후속 강유전체 박막의 배향성을 가지는 결정화를 위하여 가능한 한 얇게 증착한다. 그 다음, 포토리소그라피에 의해 Pt막(24C) 상부에 포토레지스트 패턴(25)을 형성한다.As shown in FIG. 2A, the first interlayer dielectric layer 22 is deposited on the semiconductor substrate 20 on which the junction region 21 is formed, and the first interlayer dielectric layer 22 is etched by photolithography and etching processes. A contact hole exposing the junction region 21 is formed. Then, a conductive film is deposited on the first interlayer insulating film 22 to fill the contact hole, and the conductive film is separated by a CMP process or an etch back process to form a conductive plug 23 serving as a lower electrode contact layer. Thereafter, the first metal film, the metal oxide film, and the second metal film are sequentially deposited as the lower electrode material on the entire surface of the substrate. Preferably, the first and second metal films include a platinum (Pt) film, a gold (Au) film, a silver (Ag) film, an iridium (Ir) film, a ruthenium (Ru) film, a lanthanum (La) film, and a titanium ( Ti) film, tantalum (Ta) film, bismuth (Bi) film, aluminum film (Al) and copper (Cu) film, or a mixed compound thereof. It is composed of one film selected from nium oxide (IrOx) film, ruthenium oxide (RuOx) film, lanthanum oxide (LaOx) film, titanium oxide (TiOx) film, tantalum oxide (TayOx) film, or a mixed compound thereof. More preferably, the Ir film 24A is deposited as the first metal film, the IrOx film 24B is deposited as the metal oxide film, and the Pt film 24C is deposited as the second metal film. Deposit as thin as possible for crystallization with orientation of the subsequent ferroelectric thin film. Then, the photoresist pattern 25 is formed on the Pt film 24C by photolithography.

도 2b에 도시된 바와 같이, 포토레지스트 패턴(25)을 마스크로하여 건식식각에 의해 Pt막(24C), IrOx막(24B) 및 Ir막(24A)을 식각하여, 도전 플러그(23)와 콘택하는 Pt/IrOx/Ir 구조의 하부전극(24)을 형성한다. 그 다음, 하부전극(24) 사이의 공간을 매립하기에 충분한 두께로 포토레지스트 패턴(25) 및 제 1 층간절연막(22) 상부에 제 2 층간절연막(26)으로서 SOG(Spin-On Glass)막을 형성한다. 즉, 포토레지스트 패턴(25)을 제거하지 않은 상태에서 제 2 층간절연막(26)을 형성하기 때문에, 하부전극(24) 상부에 제 2 층간절연막(26)이 형성되는 것이 원천적으로 배제할 수 있게 된다.As shown in FIG. 2B, the Pt film 24C, the IrOx film 24B, and the Ir film 24A are etched by dry etching using the photoresist pattern 25 as a mask to contact the conductive plug 23 with the contact. A lower electrode 24 having a Pt / IrOx / Ir structure is formed. Then, a SOG (Spin-On Glass) film is formed as a second interlayer insulating film 26 on the photoresist pattern 25 and the first interlayer insulating film 22 to a thickness sufficient to fill the space between the lower electrodes 24. Form. That is, since the second interlayer insulating film 26 is formed without removing the photoresist pattern 25, the second interlayer insulating film 26 is formed on the lower electrode 24 so that it can be basically excluded. do.

바람직하게, SOG막으로서는 무기(inorganic) SOG막을 사용하는데, 이는 SOG막이 탄화수소(hydrocarbon; CHx)의 유기(organic) 성분을 함유하게 되면 이후 포토레지스트 패턴(25)의 제거시 식각 손상을 받거나 수축될 수 있기 때문이다. 더욱 바람직하게, 무기 SOG막으로서는 CHx를 함유하지 않는 실리콘산화막(SiOxHy)이나 실리콘질화막(SixNyHz) 계열의 막을 사용한다. 또한, 무기 SOG막의 형성은 무기 SOG막의 도포 공정 및 제 1 열처리 또는 플라즈마 처리에 의한 SOG막 내의 솔번트(solvent)를 배출공정으로 이루어진다. 제 1 열처리는 50 내지 250℃의 온도 및 진공(vacuum) 상태, N2, O2또는 N2＋O2(에어) 분위기기에서, 핫플레이트 베이킹 (hot plate baking), 오븐(oven) 베이킹 또는 UV 노광으로 수행하고, 플라즈마 처리는 30 내지 200℃의 온도에서 O2, N2, He, H2또는 N2＋O2플라즈마 개스를 사용하여 수행한다.Preferably, as the SOG film, an inorganic SOG film is used. If the SOG film contains an organic component of hydrocarbon (CHx), it may be subjected to etch damage or shrinkage upon removal of the photoresist pattern 25. Because it can. More preferably, a silicon oxide film (SiOxHy) or a silicon nitride film (SixNyHz) series film containing no CHx is used as the inorganic SOG film. In addition, the inorganic SOG film is formed by applying the inorganic SOG film and discharging the solvent in the SOG film by the first heat treatment or plasma treatment. The first heat treatment is performed at a temperature of 50 to 250 ° C. and in a vacuum, in a N 2 , O 2 or N 2 + O 2 (air) atmosphere, hot plate baking, oven baking or UV The exposure is carried out, and the plasma treatment is performed using an O 2 , N 2 , He, H 2 or N 2 + O 2 plasma gas at a temperature of 30 to 200 ° C.

도 2c에 도시된 바와 같이, 에치백 공정 또는 CMP 공정에 의해 포토레지스트 패턴(25)의 표면이 노출되도록 제 2 층간절연막(26)을 제거한다. 이때, 포토레지스트 패턴(25)에 의해 하부전극(24) 사이의 제 2 층간절연막(26) 손실이 최소화되어 하부전극(24) 측부 노출이 방지되고 제 2 층간절연막(26)의 평탄도가 개선된다. 바람직하게, 에치백 공정은 수백 : 1 로 희석된 BOE(Buffered Oxide Etchant)나 HF를 이용한 습식 케미컬(wet chemical) 식각으로 수행하거나, 플라즈마를 이용한 건식식각으로 수행한다.As shown in FIG. 2C, the second interlayer insulating film 26 is removed to expose the surface of the photoresist pattern 25 by an etch back process or a CMP process. At this time, the loss of the second interlayer insulating layer 26 between the lower electrodes 24 is minimized by the photoresist pattern 25, thereby preventing the lower electrode 24 side from being exposed and improving the flatness of the second interlayer insulating layer 26. do. Preferably, the etch back process is performed by wet chemical etching using BOE (Buffered Oxide Etchant) or HF diluted to several hundreds: 1, or by dry etching using plasma.

도 2d에 도시된 바와 같이, 공지된 방법에 의해 포토레지스트 패턴(25)을 제거하여 하부전극(24)의 상부 표면을 완전히 노출시킨다. 그 후, 제 2 열처리를 수행하여 무기 SOG막을 치밀화하고 무기 SOG막 내에 잔류하는 솔번트나 수소 등을 배출시킨다. 바람직하게, 제 2 열처리는 300 내지 950℃의 온도 및 진공상태, N2, O2, H2O, H2, Ar, N2＋O2또는 이들의 혼합 개스 분위기에서, 노어닐링(furnace annealing), 급속열어닐링(Rapid Thermal Annealing), 핫플레이트 베이킹, 오븐 베이킹, UV 노광 또는 전자빔(e-beam) 노광으로 수행한다. 그 다음, 금속 세정액으로 노출된 하부전극(24) 상부 표면을 세정한다.As shown in FIG. 2D, the photoresist pattern 25 is removed by a known method to completely expose the upper surface of the lower electrode 24. Thereafter, the second heat treatment is performed to densify the inorganic SOG film and discharge the sorbent, hydrogen, or the like remaining in the inorganic SOG film. Preferably, the second heat treatment is furnace annealing at a temperature of 300 to 950 ° C. and in a vacuum state, N 2 , O 2 , H 2 O, H 2 , Ar, N 2 + O 2, or a mixed gas atmosphere thereof. , Rapid Thermal Annealing, hot plate baking, oven baking, UV exposure or e-beam exposure. Next, the upper surface of the lower electrode 24 exposed by the metal cleaning liquid is cleaned.

도 2e에 도시된 바와 같이, 기판 상에 강유전체 박막(27)을 형성한다. 이때, 하부전극(24) 측부가 제 2 층간절연막(26)에 의해 완전히 덮여있기 때문에, 강유전체 박막(27)과 하부전극(24) 사이의 접촉이 차단되어 강유전체 박막(27)의 극성 전하가 누설전류 형태로 하부전극(24)의 IrOx막(24B)으로 유출되는 것이 방지된다. 바람직하게, 강유전체 박막(28)의 물질로는 Pb(Zr, Ti)O3, PbTiO3, Pb(Zn, Nb)O3, Pb(Mg, Nb)O3등의 Pb 함유 강유전체막 또는 이들의 혼합화합물을 사용하거나, SrBi(Ta, Nb)O, BiTiO, BiLaTiO등의 Bi 함유 강유전체막 또는 이들의 혼합화합물을 사용한다. 또한, 강유전체 박막(28)의 증착은 솔젤(sol-gel) 및 금속유기분해(Metal-Organic Decomposition; MOD) 등의 용액 스핀코팅(spin-coating) 방식으로 수행하거나, 플라즈마강화 화학기상증착(Plasma Enhanced-Chemical Vapor Deposition; PECVD), 분자 CVD(MOlecular CVD; MOCVD), 레이저보조 CVD(Laser Assisted CVD; LACVD) 등의 CVD 방식 또는 스퍼터링(sputtering) 방식으로 수행한다.As shown in FIG. 2E, a ferroelectric thin film 27 is formed on the substrate. At this time, since the side of the lower electrode 24 is completely covered by the second interlayer insulating film 26, the contact between the ferroelectric thin film 27 and the lower electrode 24 is blocked so that the polar charge of the ferroelectric thin film 27 leaks. Outflow into the IrOx film 24B of the lower electrode 24 in the form of a current is prevented. Preferably, the material of the ferroelectric thin film 28 is a Pb-containing ferroelectric film such as Pb (Zr, Ti) O 3 , PbTiO 3 , Pb (Zn, Nb) O 3 , Pb (Mg, Nb) O 3 , or the like. A mixed compound is used, or a Bi-containing ferroelectric film such as SrBi (Ta, Nb) O, BiTiO, BiLaTiO, or a mixed compound thereof is used. In addition, the deposition of the ferroelectric thin film 28 is performed by a solution spin-coating method such as sol-gel and metal-organic decomposition (MOD), or plasma-enhanced chemical vapor deposition (Plasma). It is performed by a CVD method or a sputtering method such as Enhanced-Chemical Vapor Deposition (PECVD), Molecular CVD (MOCVD), Laser Assisted CVD (LACVD).

그 다음, 강유전체 박막(27)의 결정화 어닐링을 수행하고, 상부전극(28) 및제 3 층간절연막(29)을 순차적으로 형성한다. 이때, 제 2 층간절연막(26)에 의한 층간 평탄도 개선에 의해 제 3 층간절연막(29)의 평탄도도 개선되어, 후속 금속 배선 공정시 단선이나 합선 등의 배선 불량을 방지할 수 있다. 바람직하게, 상부전극(28)은 Pt막, Au막, Ag막, Ir막, Ru막, La막, Ti막, Ta막, Bi막, Al막 및 Cu막과 같은 금속막 중 선택되는 하나의 막 또는 이들의 혼합화합물로 이루어진다.Then, crystallization annealing of the ferroelectric thin film 27 is performed, and the upper electrode 28 and the third interlayer insulating film 29 are sequentially formed. In this case, the flatness of the third interlayer insulating film 29 is also improved by improving the interlayer flatness by the second interlayer insulating film 26, so that wiring defects such as disconnection or short circuit may be prevented in the subsequent metal wiring process. Preferably, the upper electrode 28 is one selected from metal films such as Pt film, Au film, Ag film, Ir film, Ru film, La film, Ti film, Ta film, Bi film, Al film and Cu film. Membranes or mixtures thereof.

상기 실시예에 의하면, 하부전극 형성시 사용되는 포토레지스트 패턴을 제거하지 않은 상태에서 하부전극간 절연 및 평탄화를 위한 층간절연막으로서 무기 SOG막을 증착하고 제거함에 따라, 하부전극 상부에 층간절연막이 형성되는 것을 원천적으로 방지하면서 하부전극 측부가 층간절연막에 의한 완전히 덮여지도록 할 수 있다.According to the above embodiment, an inorganic SOG film is deposited and removed as an interlayer insulating film for insulating and planarization between lower electrodes without removing the photoresist pattern used to form the lower electrode, thereby forming an interlayer insulating film on the lower electrode. It is possible to prevent the bottom electrode side from being completely covered by the interlayer insulating film while preventing the source.

이에 따라, 하부전극 측부와 강유전체 박막의 접촉이 차단되어 강유전체 박막의 극성 전하가 누설전류 형태로 하부전극의 IrOx막으로 유출되는 것이 방지됨으로서 소자의 동작 패일을 방지할 수 있고, 층간절연막의 평탄도 개선에 의해 금속 배선 공정시 단선이나 합선 등의 배선 불량을 방지할 수 있게 된다.Accordingly, the contact between the lower electrode side and the ferroelectric thin film is blocked, so that polar charges of the ferroelectric thin film are prevented from leaking into the IrOx film of the lower electrode in the form of leakage current, thereby preventing operation failure of the device, and flatness of the interlayer insulating film. By improvement, wiring defects, such as a disconnection and a short circuit, can be prevented at the time of a metal wiring process.

한편, 상기 실시예에서는 제 2 층간절연막을 무기 SOG막의 단일막으로 형성하였지만, 무기 SOG막 형성전에 실리콘산화막, 실리콘질화막, 알루미늄 산화막 등의 산화막을 더 형성하여 무기 SOG막/산화막의 이중막으로도 형성할 수 있다.On the other hand, in the above embodiment, the second interlayer insulating film was formed as a single film of the inorganic SOG film, but before the inorganic SOG film was formed, an oxide film such as a silicon oxide film, a silicon nitride film, and an aluminum oxide film was further formed to form a double film of the inorganic SOG film / oxide film. Can be formed.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

전술한 본 발명은 하부전극 측부와 강유전체 박막의 접촉을 차단하여 누설전류에 의한 소자의 동작 패일을 방지할 수 있다.The present invention described above can block the contact between the lower electrode side and the ferroelectric thin film to prevent the operation of the device due to the leakage current.

또한, 층간절연막의 평탄도를 개선하여 금속 배선 공정시 단선이나 합선 등의 배선 불량을 방지할 수 있다.In addition, the flatness of the interlayer insulating film can be improved to prevent wiring defects such as disconnection and short circuit during the metal wiring process.

Claims (12)

반도체 기판 상에 하부전극 물질막을 증착하는 단계;Depositing a lower electrode material film on the semiconductor substrate; 상기 하부전극 물질막 상부에 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern on the lower electrode material layer; 상기 포토레지스트 패턴을 마스크로하여 상기 하부전극 물질막을 식각하여 하부전극을 형성하는 단계;Etching the lower electrode material layer using the photoresist pattern as a mask to form a lower electrode; 하부전극 사이의 공간을 매립하기에 충분한 두께로 층간절연막을 형성하는 단계;Forming an interlayer insulating film having a thickness sufficient to fill a space between the lower electrodes; 상기 포토레지스트 패턴의 표면이 노출되도록 상기 층간절연막을 제거하는 단계; 및Removing the interlayer insulating film so that the surface of the photoresist pattern is exposed; And 상기 포토레지스트 패턴을 제거하여 상기 하부전극의 상부 표면을 노출시키는 단계를 포함하는 강유전체 메모리 소자의 제조방법.Removing the photoresist pattern to expose an upper surface of the lower electrode. 제 1 항에 있어서,The method of claim 1, 상기 층간절연막은 무기 SOG막 또는 산화막과 무기 SOG막을 순차적으로 적층하여 형성하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.The interlayer insulating layer is formed by sequentially stacking an inorganic SOG film or an oxide film and an inorganic SOG film. 제 2 항에 있어서,The method of claim 2, 상기 무기 SOG막으로서 CHx를 함유하지 않는 실리콘산화막(SiOxHy)이나 실리콘질화막(SixNyHz) 계열의 막을 사용하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.A method of manufacturing a ferroelectric memory device, characterized by using a silicon oxide film (SiOxHy) or a silicon nitride film (SixNyHz) -based film that does not contain CHx as the inorganic SOG film. 제 2 항 또는 제 3 항에 있어서,The method of claim 2 or 3, 상기 무기 SOG막의 형성은 무기 SOG막을 도포하는 단계와The inorganic SOG film may be formed by applying an inorganic SOG film. 상기 무기 SOG막을 제 1 열처리 또는 플라즈마 처리하는 단계로 이루어진 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.And a first heat treatment or plasma treatment of the inorganic SOG film. 제 4 항에 있어서,The method of claim 4, wherein 상기 열처리는 50 내지 250℃의 온도 및 진공상태, N2, O2또는 N2＋O2분위기기에서, 핫플레이트 베이킹, 오븐 베이킹 또는 UV 노광으로 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.The heat treatment is a method of manufacturing a ferroelectric memory device, characterized in that carried out by hot plate baking, oven baking or UV exposure in a temperature of 50 to 250 ℃ and vacuum, N 2 , O 2 or N 2 + O 2 atmosphere. 제 4 항에 있어서,The method of claim 4, wherein 상기 플라즈마 처리는 30 내지 200℃의 온도에서 O2, N2, He, H2또는 N2＋O2플라즈마 개스를 사용하여 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.The plasma treatment is performed using an O 2 , N 2 , He, H 2 or N 2 + O 2 plasma gas at a temperature of 30 to 200 ℃. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 층간절연막의 제거는 에치백 또는 CMP 공정으로 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.And removing the interlayer dielectric layer by an etch back or CMP process. 제 4 항에 있어서,The method of claim 4, wherein 상기 포토레지스트 패턴의 제거 후, 상기 무기 SOG막을 제 2 열처리하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.And removing the photoresist pattern, and subjecting the inorganic SOG film to a second heat treatment. 제 8 항에 있어서,The method of claim 8, 상기 제 2 열처리는 300 내지 950℃의 온도 및 진공상태, N2, O2, H2O, H2, Ar, N2＋O2또는 이들의 혼합 개스 분위기에서, 노어닐링, 급속열어닐링, 핫플레이트 베이킹, 오븐 베이킹, UV 노광 또는 전자빔 노광으로 수행하는 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.The second heat treatment is performed at a temperature of 300 to 950 ° C. and in a vacuum state, N 2 , O 2 , H 2 O, H 2 , Ar, N 2 + O 2, or a mixed gas atmosphere thereof. A method of manufacturing a ferroelectric memory device, characterized by performing plate baking, oven baking, UV exposure or electron beam exposure. 제 1 항에 있어서,The method of claim 1, 상기 하부전극 물질막은 제 1 금속막, 금속산화막 및 제 2 금속막이 순차적으로 적층된 막으로 이루어진 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.And the lower electrode material film is formed of a film in which a first metal film, a metal oxide film, and a second metal film are sequentially stacked. 제 10 항에 있어서,The method of claim 10, 상기 제 1 및 제 2 금속막은 Pt막, Au막, Ag막, Ir막, Ru막, La막, Ti막, Ta막, Bi막, Al 및 Cu막 중 선택되는 하나의 막 또는 이들의 혼합화합물로 이루어진 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.The first and second metal films include one of Pt, Au, Ag, Ir, Ru, La, Ti, Ta, Bi, Al, and Cu, or a mixed compound thereof. A method of manufacturing a ferroelectric memory device, characterized in that consisting of. 제 10 항 또는 제 11 항에 있어서,The method of claim 10 or 11, 상기 금속산화막은 IrOx막, RuOx막, LaOx막, TiOx막, TayOx막 중 선택되는 하나의 막 또는 이들의 혼합화합물로 이루어진 것을 특징으로 하는 강유전체 메모리 소자의 제조방법.The metal oxide film is a method of manufacturing a ferroelectric memory device, characterized in that consisting of a film selected from IrOx film, RuOx film, LaOx film, TiOx film, TayOx film, or a mixed compound thereof.
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