KR20050009576A - Method of manufacturing a nonvolatile memory device - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000005468 ion implantation Methods 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims abstract description 23
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 150000002500 ions Chemical class 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims abstract description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 claims description 3
- -1 halo ion Chemical class 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 2
- 239000002019 doping agent Substances 0.000 claims 4
- 125000004429 atom Chemical group 0.000 claims 1
- 239000007943 implant Substances 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 2
- 238000002955 isolation Methods 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000003860 storage Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
Description
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, EEPROM(Electrical Erasable Programmable Read Only Memory) 소자의 컨트롤 게이트 전극의 전기적 저항을 향상 시킬 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a nonvolatile memory device, and to a method of manufacturing a nonvolatile memory device capable of improving the electrical resistance of a control gate electrode of an EEPROM (Electrical Erasable Programmable Read Only Memory) device.
마이크로 컨트롤러(Microcontroller)내의 메모리나 크래디트 카드(Credit Card)등의 반도체를 이용하여 응용하는 곳에는 언제나 DRAM 또는 SRAM과 같은 기억 장치가 필요하다. 그러나 이런 기억 영역을 좀더 개선하기 위해서 최근에는 정보를 시스템 내에서 전기적으로 용이하게 이루어지게 하는 방식을 사용하는 기억 장치 즉, EEPROM 개발이 활발히 진행되고 있다.Wherever applications are made using semiconductors such as memory or credit cards in a microcontroller, a storage device such as DRAM or SRAM is always required. However, in order to further improve such a storage area, a development of a memory device, that is, an EEPROM, which uses a method of making information easily electrically available in the system has been actively developed in recent years.
EEPROM 소자는 플로팅 게이트 전극과 컨트롤 게이트 전극이 적층된 스텍 게이트 형태로 구현된다. 이러한 종래의 비 휘발성 메모리 소자의 제조는 터널 산화막, 전기적으로 기억 정보를 저장할 수 있는 플로팅 게이트 패턴, 컨트롤 게이트 산화막, 저장된 정보를 전기적으로 기억시키거나 소실시키는 컨트롤 게이트 패턴을 형성한다. 정션 형성을 위한 이온주입을 실시한다. 이때, 컨트롤 게이트 패턴에도 이온 주입을 실시하여 저항을 낮게 한다. 하지만, 컨트롤 게이트 패턴은 높이가 매우 높아 균일하게 도핑하기 어려운 문제점이 발생한다. 이로인해 국부적으로 저항이 높아지는 영역이 발생할 수 있는 확률이 크게 된다. 따라서, 외부에서 인가된 고전압이 균일하게 플로팅 게이트 전극에 전달되기 어려운 문제점이 발생한다.The EEPROM device is implemented as a stack gate in which a floating gate electrode and a control gate electrode are stacked. The manufacture of such a conventional nonvolatile memory device forms a tunnel oxide film, a floating gate pattern capable of electrically storing memory information, a control gate oxide film, and a control gate pattern electrically storing or losing the stored information. Ion implantation is performed to form the junction. At this time, the control gate pattern is also implanted with ions to lower the resistance. However, the control gate pattern is very high and difficult to do uniformly occurs. This increases the probability that local areas of high resistance can occur. Therefore, a problem arises in that it is difficult for a high voltage applied from the outside to be uniformly transmitted to the floating gate electrode.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 컨트롤 게이트 전극을 패터닝 하기전에 이온주입 및 열처리 공정을 진행하여 컨트롤 게이트 전극에 균일한 도핑을 유도하여 게이트에 균일하게 저항을 낮게 할 수 있는 비휘발성 메모리 소자의 제조 방법을 제공한다.Accordingly, in order to solve the above problem, the present invention proceeds with ion implantation and heat treatment before patterning the control gate electrode to induce uniform doping to the control gate electrode to lower the resistance uniformly to the gate. Provided is a method of manufacturing a device.
도 1a 내지 도 1f는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
110 : 반도체 기판 112 : 소자분리막110 semiconductor substrate 112 device isolation film
114 : 이온 주입용 마스크 116 : 터널 산화막114 ion implantation mask 116 tunnel oxide film
118 : 플로팅 게이트 전극 120 : 절연막118 floating gate electrode 120 insulating film
122 : 도전막 124 : 컨트롤 게이트 전극122: conductive film 124: control gate electrode
126, 130 : 이온층 128 : 스페이서126, 130: ion layer 128: spacer
132 : 소스/드레인132: source / drain
본 발명에 따른 터널 산화막 및 플로팅 게이트 전극이 형성된 반도체 기판이 제공되는 단계와, 전체 구조상에 그 단차를 따라 컨트롤 게이트용 절연막 및 도전막을 형성하는 단계와, 상기 컨트롤 게이트용 도전막에 불순물 이온을 주입하는 단계 및 상기 컨트롤 게이트용 절연막 및 상기 도전막을 패터닝 하여 상기 플로팅 게이트 전극을 감싸는 컨트롤 게이트 전극을 형성하는 비휘발성 메모리 소자의 제조 방법을 제공한다.Providing a semiconductor substrate having a tunnel oxide film and a floating gate electrode according to the present invention, forming an insulating film for a control gate and a conductive film along the step on the entire structure, and implanting impurity ions into the conductive film for the control gate And patterning the control gate insulating film and the conductive film to form a control gate electrode surrounding the floating gate electrode.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art to fully understand the scope of the invention. It is provided to inform you. Like numbers refer to like elements in the figures.
도 1a 내지 도 1f는 본 발명에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to the present invention.
도 1a를 참조하면, 반도체 기판(110)상에 셀로우 트렌치 아이솔레이션 공정을 통해 소자 분리막(112)을 형성하여 반도체 기판(110)을 활성영역과 필드 영역으로 정의한다.Referring to FIG. 1A, an isolation layer 112 is formed on a semiconductor substrate 110 through a shallow trench isolation process to define the semiconductor substrate 110 as an active region and a field region.
반도체 기판(110) 상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한다. 전체 구조 상부에 감광막(Photoresist)을 증착한 후 감광막 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴과 패드 질화막을 식각 마스크로 이용한 STI(Sallow Trench Isolation) 식각공정을 실시하여 트렌치(미도시)를 형성하고 이를 절연막을 이용하여 매립함으로서 소자 분리막(112)을 형성한다. 반도체 기판(110)은 소자 분리막(112)에 의해 활성영역과 비활성영역(즉, 소자 분리막 영역)으로 분리된다. 이로써 새부리 현상(Bird's Beak)이 발생하지 않게 되어 소자의 고집적화에 따라 소자간을 전기적으로 분리시키는 영역을 축소할 수 있다. 이에 한정되지 않고, 다양한 형태의 공정을 통해 소자 분리막(112)을 형성할 수 있다. 예컨대, 상술한 패드 산화막 및 패드 질화막을 증착하지 않고 감광막 패턴만을 이용하여 소자 분리막을 형성할 수 있고 또한, 반도체 기판에 웰을 먼저 형성한 다음 소자 분리막을 형성할 수 있다.A pad oxide film (not shown) and a pad nitride film (not shown) are sequentially formed on the semiconductor substrate 110. After the photoresist is deposited on the entire structure, a photolithography process using a photoresist mask is performed to form a photoresist pattern (not shown). A trench (not shown) is formed by using a STI (Sallow Trench Isolation) etching process using the photoresist pattern and the pad nitride layer as an etching mask, and the device isolation layer 112 is formed by filling the trench using an insulating layer. The semiconductor substrate 110 is separated into an active region and an inactive region (ie, an isolation region) by the isolation layer 112. As a result, the bird's beak does not occur, and according to the high integration of the device, the area for electrically separating the devices may be reduced. The device isolation layer 112 may be formed through various forms of processes, without being limited thereto. For example, the device isolation film may be formed using only the photoresist pattern without depositing the above-described pad oxide film and pad nitride film. In addition, a well may be first formed on a semiconductor substrate, and then a device isolation film may be formed.
도 1b를 참조하면, 상기 감광막 패턴을 제거하기 위한 스트립 공정을 실시하여 상기 감광막 패턴을 제거한다. 또한 소정의 세정공정을 실시하여 상기 패드 질화막 및 상기 패드 산화막을 순차적으로 제거한다. 이어서, 이온 주입용마스크(114)를 이용한 이온 주입 공정을 실시하여 반도체 기판(110)에 웰 영역을 형성한다.Referring to FIG. 1B, a strip process for removing the photoresist pattern is performed to remove the photoresist pattern. In addition, a predetermined cleaning process is performed to sequentially remove the pad nitride film and the pad oxide film. Next, a well region is formed in the semiconductor substrate 110 by performing an ion implantation process using the ion implantation mask 114.
반도체 소자가 형성될 영역을 개방시키는 이온 주입 마스크(114)를 형성한 후 이온 주입 공정을 통해 반도체 기판(110)의 노출된 영역에 웰(미도시)을 형성하는 것이 바람직하다. 본 실시예에서는 NMOSFET로 붕소(Boron)를 이용한 P웰을 형성한다.After forming the ion implantation mask 114 opening the region where the semiconductor device is to be formed, it is preferable to form a well (not shown) in the exposed region of the semiconductor substrate 110 through an ion implantation process. In this embodiment, a P well using boron is formed as an NMOSFET.
도 1c를 참조하면, 전체 구조상에 터널 산화막(116)과 플로팅 게이트 전극용 제 1 도전막을 형성한 다음, 터널 산화막(116)과 제 1 도전막을 패터닝 하여 플로팅 게이트 전극(118)을 형성한다. 플로팅 게이트 전극(118)은 소스(Source)에서 주입된 전자들이 채널(Channel)을 따라 이동할 때 드레인 부근의 고전압이 걸려지는 부근을 통과하면서 에너지(Energy)를 얻게 된 일부 전자가 플로팅 게이트 전극(118)에 저장되는 현상이 나타나는 곳이다. 제 1 도전막으로는 폴리 실리콘막을 이용하는 것이 바람직하다. 플로팅 게이트 전극(118)의 도핑은 후속 공정의 이온주입과 열처리를 실시하여 도핑하는 것이 바라직하다. 플로팅 게이트 전극(118)은 약 2500 내지 4500Å 두께로 형성하는 것이 바람직하다.Referring to FIG. 1C, the tunnel oxide film 116 and the first conductive film for the floating gate electrode are formed on the entire structure, and then the tunnel oxide film 116 and the first conductive film are patterned to form the floating gate electrode 118. The floating gate electrode 118 passes through a region where high voltage near a drain is applied when electrons injected from a source move along a channel, and thus, some electrons that obtain energy are floating gate electrodes 118. ) Is the place where the phenomenon is stored. It is preferable to use a polysilicon film as the first conductive film. The doping of the floating gate electrode 118 is preferably doped by performing ion implantation and heat treatment in a subsequent process. Floating gate electrode 118 is preferably formed to a thickness of about 2500 to 4500Å.
도 1d를 참조하면, 전체 구조상에 컨트롤 게이트용 절연막(120)과 컨트롤 게이트용 제 2 도전막(122)을 형성한다. 후속 공정을 통해 제 2 도전막(122)과 절연막(120)을 패터닝 하여 컨트롤 게이트 전극을 형성하여 외부의 전압의 전달에 따라 플로팅 게이트 전극(118)의 전자들의 저장을 제어하게 된다. 따라서, 컨트롤 게이트용 절연막(120)과 제 2 도전막(122)은 플로팅 게이트 전극(118)을 3차원적으로감싸는 형상으로 형성하는 것이 바람직하다. 컨트롤 게이트용 절연막(120)은 두층의 산화막(120a 및 120b)으로 형성하는 것이 바람직하다. 즉, 하부의 플로팅 게이트 전극을 보호하기 위한 제 1 산화막(120a)과 컨트롤 게이트 전극과 하부 기판과의 접촉을 보호하고, 플로팅 게이트 전극과 컨트롤 게이트 전극간의 커패시턴스를 제어하기 위한 제 2 산화막(120b)으로 형성하는 것이 바람직하다.Referring to FIG. 1D, the control gate insulating layer 120 and the control gate second conductive layer 122 are formed on the entire structure. Subsequently, the second conductive layer 122 and the insulating layer 120 are patterned to form a control gate electrode, thereby controlling the storage of electrons in the floating gate electrode 118 according to the transfer of an external voltage. Therefore, it is preferable to form the control gate insulating film 120 and the second conductive film 122 in a shape that surrounds the floating gate electrode 118 three-dimensionally. The control gate insulating film 120 is preferably formed of two layers of oxide films 120a and 120b. That is, the second oxide film 120b for protecting the contact between the first oxide film 120a for protecting the lower floating gate electrode and the control gate electrode and the lower substrate, and for controlling the capacitance between the floating gate electrode and the control gate electrode. It is preferable to form.
제 2 도전막(122)은 1500 내지 3000Å 두께로 전체 구조의 단차를 따라 형성하는 것이 바람직하다. 이로써, 반도체 기판(110)을 기준으로 플로팅 게이트 전극(118) 상부에는 1500 내지 3000Å 두께의 컨트롤 게이트 전극용 제 2 도전막(122)이 형성되지만 플로팅 게이트 전극(118) 측벽에는 3000 내지 7000Å 이상 두께의 컨트롤 게이트 전극용 제 2 도전막(122)이 형성된다. 따라서 종래의 이온주입 공정을 통해서는 균일한 이온주입이 되기 어려운 문제점이 있다. 본 실시예에서는 제 2 도전막(122) 전체적으로 균일한 이온주입을 실시하기 위해 확산 속도가 매우 빠른 인(Phosphorus)이온을 주입하고 이온주입시 수직이 아닌 소정의 경사각을 갖는 이온주입을 실시한 다음, 급속 열공정을 실시하여 매우 두꺼운 지역 뿐만 아니라 전체면에 균일한 이온주입을 실시하는 것이 바람직하다.It is preferable that the second conductive film 122 is formed to have a thickness of 1500 to 3000 kPa along the step of the entire structure. As a result, the second conductive layer 122 for the control gate electrode is formed on the floating gate electrode 118 on the floating gate electrode 118 based on the semiconductor substrate 110, but the thickness is 3000 to 7000 Å or more on the sidewall of the floating gate electrode 118. The second conductive film 122 for the control gate electrode is formed. Therefore, there is a problem that it is difficult to uniform ion implantation through the conventional ion implantation process. In this embodiment, in order to perform uniform ion implantation throughout the second conductive layer 122, phosphorus (Phosphorus) ions having a very high diffusion rate are implanted, and ion implantation having a predetermined inclination angle rather than vertical at the time of ion implantation is performed. It is desirable to perform a rapid thermal process to perform uniform ion implantation not only in a very thick region but also on the entire surface.
컨트롤 게이트용 제 2 도전막(122) 도핑(불순물 주입)을 위한 이온주입은 30 내지 70KeV의 이온 주입 에너지로 5.0E15 내지 1.0E16atoms/㎠의 도즈량의 인(P) 이온을 주입하는 것이 바람직하다. 이때, 이온 주입 공정을 2 내지 4번으로 나누어 실시하여 1/2 내지 1/4 도즈량씩 주입하여 목표로 하는 도즈량을 주입하는 것이 효과적이다. 이때 3 내지 10°틸트(Tilt)를 가한 할로(Halo) 이온주입을 실시하는 것이 바람직하다. 또한 0 내지 360°트위스트(Twist)를 줄 수 있다.In the ion implantation for doping the second conductive layer 122 for the control gate (impurity implantation), it is preferable to inject a phosphorus (P) ion of 5.0E15 to 1.0E16atoms / cm 2 with an ion implantation energy of 30 to 70 KeV. . At this time, the ion implantation step is divided into 2 to 4 times, and it is effective to inject 1/2 to 1/4 dose amount to inject a target dose amount. In this case, it is preferable to perform Halo ion implantation to which 3 to 10 ° tilt is added. It can also give a twist of 0 to 360 °.
컨트롤 게이트 이온주입후, 주입된 인 이온의 균일한 확산을 위해 급속 열처리 공정을 실시하는 것이 바람직하다. 급속열처리 공정은 RTP 장비를 이용하여 약 900 내지 1050℃의 온도범위와 100% N2가스 분위기하에 약 5 내지 15초동안 실시하는 것이 바람직하다. 승온 속도는 30 내지 50℃/sec로 하는 것이 효과적이다.After the control gate ion implantation, it is preferable to perform a rapid heat treatment process for uniform diffusion of the implanted phosphorus ions. The rapid heat treatment process is preferably performed for about 5 to 15 seconds in a temperature range of about 900 to 1050 ℃ and 100% N 2 gas atmosphere using the RTP equipment. It is effective to make a temperature increase rate into 30-50 degreeC / sec.
이로써, 컨트롤 게이트 전극을 통해 플로팅 게이트 전극에 균일하게 외부에서 들어오는 고전압을 균일하게 전달할 수 있게 된다. 즉, 플로팅 게이트 전극을 감싸고 있는 컨트롤 게이트 전극 전체적으로 균일하게 저항을 낮게 해줌으로써, 금속과 같은 역할을 하게 되어 외부에서 들어오는 고전압이 플로팅 게이트 전극에 균일하게 바로 전달할 수 있게 된다. 결국, 외부 정보의 기억 및 소실이 전기적으로 용이하게 할 수 있다.As a result, the high voltage coming from the outside can be uniformly transmitted to the floating gate electrode through the control gate electrode. That is, by lowering the resistance uniformly throughout the control gate electrode surrounding the floating gate electrode, it acts like a metal, so that a high voltage from the outside can be directly and uniformly transferred to the floating gate electrode. As a result, storage and loss of external information can be easily facilitated.
도 1e를 참조하면, 컨트롤 게이트 전극용 제 2 도전막(122)과 컨트롤 게이트 전극용 절연막(120)을 패터닝 하여 컨트롤 게이트 전극(124)을 형성한다. 제 1 이온주입을 실시하여 제 1 정션이온층(126)을 형성한다. 제 1 이온주입을 실시하여 고전압에 견딜 수 있는 얕은 도핑 졍션(Lightly Doped Junction)층을 형성하는 것이 바람직하다.Referring to FIG. 1E, the control gate electrode 124 is formed by patterning the second conductive film 122 for the control gate electrode and the insulating film 120 for the control gate electrode. First ion implantation is performed to form a first junction ion layer 126. The first ion implantation is preferably performed to form a lightly doped junction layer capable of withstanding high voltage.
도 1f를 참조하면, 컨트롤 게이트 전극 측벽에 스페이서(128)를 형성한 다음, 제 2 이온주입을 실시하여 DDD 구조의 제 2 정션이온층(130)을 형성하여, 제 1 및 제 2 정션이온층(126 및 130)으로 구성된 소스/드레인(132)을 형성한다. 상술한이온주입을 통해 소스/드레인(132)간의 흐르는 캐리어(Carrier)들의 전기장을 조절하게 되는데 소자의 크기가 감소하나 그에 따라 소자의 동작 전압이 작아지지 못하여 채널 드레인 쪽 일부분에 매우 높은 전기장(Electric Field)이 집중되는 현상 때문에 원치 않는 캐리어(Carrier)의 흐름이 형성되어 소자의 작동에 어려움을 갖게 되는 현상을 줄여줄 수 있다. 스페이서(128)는 두층의 절연막을 전체 구소의 단차에 따라 형성한 다음, 전면 식각공정을 실시하여 게이트 전극 측벽을 제외한 영역의 절연막을 제거하여 형성하는 것이 바람직하다.Referring to FIG. 1F, a spacer 128 is formed on the sidewalls of the control gate electrode, and second ion implantation is performed to form a second junction ion layer 130 having a DDD structure, thereby forming the first and second junction ion layers 126. And 130) to form a source / drain 132. The above-described ion implantation controls the electric field of carriers flowing between the source / drain 132, but the size of the device decreases, but the operating voltage of the device does not decrease, resulting in a very high electric field at a portion of the channel drain side. Due to the concentration of the field, an unwanted carrier flow can be formed, thereby reducing the difficulty in operating the device. The spacer 128 is preferably formed by removing the insulating film in the region except the sidewall of the gate electrode by performing an entire surface etching process after forming two insulating films according to the steps of all the elements.
상술한 바와 같이, 본 발명은 플로팅 게이트 전극을 감싸고 있는 컨트롤 게이트 전극에 균일한 이온주입과 열공정을 통해 균일하게 저항을 낮할 수 있다.As described above, the present invention can uniformly lower the resistance through uniform ion implantation and thermal process to the control gate electrode surrounding the floating gate electrode.
또한, 컨트롤 게이트 전극을 통해 외부에서 들어오는 고전압이 플로팅 게이트 전극에 균일하게 바로 전달할 수 있다.In addition, the high voltage coming from the outside through the control gate electrode can be directly and uniformly transferred to the floating gate electrode.
또한, 외부 정보의 기억 및 소실이 전기적으로 용이하게 할 수 있다.In addition, storage and loss of external information can be easily facilitated.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030049326A KR100979714B1 (en) | 2003-07-18 | 2003-07-18 | Method of manufacturing a nonvolatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030049326A KR100979714B1 (en) | 2003-07-18 | 2003-07-18 | Method of manufacturing a nonvolatile memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050009576A true KR20050009576A (en) | 2005-01-25 |
| KR100979714B1 KR100979714B1 (en) | 2010-09-03 |
Family
ID=37222289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030049326A KR100979714B1 (en) | 2003-07-18 | 2003-07-18 | Method of manufacturing a nonvolatile memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100979714B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100706804B1 (en) * | 2006-01-23 | 2007-04-12 | 삼성전자주식회사 | Nonvolatile memory device and method for forming the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100833435B1 (en) * | 2006-06-30 | 2008-05-29 | 주식회사 하이닉스반도체 | Non-volatile memory device and fabrication method thereof |
-
2003
- 2003-07-18 KR KR1020030049326A patent/KR100979714B1/en active IP Right Grant
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100706804B1 (en) * | 2006-01-23 | 2007-04-12 | 삼성전자주식회사 | Nonvolatile memory device and method for forming the same |
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| Publication number | Publication date |
|---|---|
| KR100979714B1 (en) | 2010-09-03 |
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