KR20050009573A - 반도체 소자의 금속배선 형성 방법 - Google Patents

반도체 소자의 금속배선 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 금속배선용 트렌치를 형성한 다음, 트렌치 내부에만 구리 시드층을 잔류시켜 선택적으로 금속도금을 실시할 수 있고, 연마제가 없는 슬러리를 이용하여 소정영역의 구리 시드막을 제거할 수 있고, 부식 방지제 및 구리 산화제를 이용하여 목표로 하는 영역의 구리 시드막이 식각되는 현상을 방지할 수 있으며, 금속막 제거를 위한 화학 기계적 연마 공정에 의한 디싱, 부식, 표면 스크래치 및 산화막의 얇아지는 현상을 방지할 수 있는 반도체 소자의 금속배선 형성 방법을 제공한다.

Description

반도체 소자의 금속배선 형성 방법{Method of forming a metal line for a semiconductor device}
본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 특히, 0.09㎛ 이하 테크의 다마신 구조의 금속 배선 형성에 관한 것이다.
반도체 소자의 고집적화가 진행될수록 웨이퍼 표면 평탄화에 대한 요구는 더욱 절실해지고 있다. 따라서 현재까지 개발된 기술 중 가장 효과적인 웨이퍼 표면 평탄화 기술인 화학 기계적 연마공정의 적용 범위는 날로 확대될 것이 자명하다.
또한, 종래의 메탈 라인(Metal Line)은 알루미늄(Al)배선에서 구리(Cu)배선으로 변경되고 있다. 이는 소자가 집적화될 수록 백 앤드 오브 라인(Back End Of Line; BEOL)의 금속화(Metallization)에 의한 RC(Resistance Capacitance) 딜레이(Delay)가 소자의 속도(Device Speed)를 좌우하게 되었다. 이러한 RC 딜레이를 줄이기 위해 저항이 낮은 구리(Cu)를 메탈로 적용하고 유전체(Dielectric)로 저유전율(Low-k)의 물질을 사용하여 비아홀(Via Hole)과 메탈 배선을 동시에 형성하는 듀얼 다마신(Dual Damascene) 방법을 사용한다.
상술한 듀얼 다마신 공정은 구리 도금후 화학 기계적 연마공정(Chemical Mechanical Polishing; CMP)을 실시하여 배선간 금속을 모두 제거함으로서 최종적으로 금속배선을 형성하게 된다. 화학 기계적 연마는 웨이퍼 표면에 연마액인 슬러리(Slurry)와 기계적 압력을 인가하면서 웨이퍼와 패드를 마찰시켜 웨이퍼 표면에 형성된 수 천 Å의 단차를 제거하거나 다마신 공정을 통해 금속배선이 형성될 부분을 금속막을 채운다음 나머지 부분의 금속막을 제거하기 위해 사용하는 기술이다.
따라서, 화학 기계적 연마공정을 이용한 금속배선에 있어서 배선의 디싱(Dishing), 부식(Erosion), 표면 스크래치(Scratch) 및 산화막의 얇아지는 현상(Oxide Thinning)이 발생하게 된다.
도 1은 종래의 반도체 소자의 금속배선 형성 방법의 문제점을 설명하기 위한 단면도이다.
도 1을 참조하면, 층간절연막(12)에 듀얼 다마신 패턴의 금속배선(30)을 형성하기 위해 비아홀(미도시)과 트렌치(미도시)를 형성한 다음, 구리 시드층(미도시)을 형성하고, 구리 도금을 이용하여 이를 매립 한다. 이때, 층간 절연막(12) 하부의 반도체 기판(10)에 형성된 반도체 요소에 따라 금속배선(30)이 밀한 곳과 소한 곳이 발생하게 된다. 그후, 화학 기계적 연마공정을 실시하여 층간 절연막(12) 상의 구리막을 제거하여 듀얼 다마신 패턴의 금속배선(30)을 형성한다.
이때, 구리와 층간 절연막간의 연마속도 차이에 의해 디싱현상이 발생하게 된다(도 1의 A영역 참조). 즉, 구리배선의 가운데 부분의 두께가 낮아져 일정한 두께의 구리 배선을 형성할 수 없게 되는 문제가 발생하게 된다. 또한, 구리와 층간 절연막간의 연마속도차 뿐만 아니라 패턴 밀도의 영향으로 인해, 패턴 밀도가 높은 지역의 구리 패턴과 실리콘 산화막의 연마속도가 다른 지역에 비해 연마속도가 높아져 침식되는 현상이 발생한다(도 1의 B영역 참조). 또한, 종래의 화학 기계적 연마공정을 실시하여 금속막을 연마하여 금속막간을 완전히 고립하기 위해 목표로 하는 층간 절연막의 두께보다 더 많이 연마 되어 층간 절연막의 두께가 낮아지는 현상이 발생한다(도 1의 C영역 참조). 또한, 화학 기계적 연마공정시 사용하는 슬러리 내의 연마재 제어(Abrasive Control)에 문제가 있을 경우 금속배선 및 층간 절연막 표면에 스크래치가 발생하게 된다. 이는 연마제의 사이즈가 일정하게 유지되지 못할 경우 발생한다.
상술한 문제들로 인해 웨이퍼 내 구리 배선간의 두께 차이를 유발하게 되고, 결국은 반도체 소자의 금속배선의 전기적 신뢰성을 떨어뜨리게 되는 등의 많은 문제점이 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 금속배선용 트렌치를 형성한 다음, 트렌치 내부에만 구리 시드층을 잔류시켜 선택적으로 금속도금을 실시할 수 있는 반도체 소자의 금속배선 형성 방법을 제공한다.
도 1은 종래의 반도체 소자의 금속배선 형성 방법의 문제점을 설명하기 위한 단면도이다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 반도체 기판 12, 114, 118 : 층간 절연막
30 : 금속배선 112 : 배리어막
116 : 식각 정지막 120 : 비아홀
122 : 트렌치 124 : 도전성 배리어막
126 : 구리 시드막 130 : 구리막
본 발명에 따른 금속배선용 트렌치가 형성된 반도체 기판이 제공되는 단계와, 전체 구조상에 그 단차를 따라 구리 시드막을 형성하는 단계와, 연마재가 없는 슬러리를 이용한 화학 기계적 연막공정을 실시하여 상기 금속배선용 트렌치 내부를 제외한 영역의 상기 구리 시드막을 제거하는 단계 및 금속도금방법을 이용하여 상기 금속배선용 트렌치 내부에 선택적으로 금속막을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성방법을 제공한다.
또한, 반도체 기판상에 제 1 층간 절연막, 식각정지막 및 제 2 층간 절연막을 순차적으로 형성하는 단계와, 상기 제 2 층간 절연막, 상기 식각정지막 및 상기 제 1 층간 절연막을 패터닝하여 비아홀을 형성하는 단계와, 상기 제 2 층간 절연막 및 상기 식각정지막을 패터닝 하여 상기 비아홀보다 개구부가 넓은 트렌치를 형성하는 단계와, 전체 구조상에 그 단차를 따라 구리 시드막을 형성하는 단계와, 연마재가 없는 슬러리를 이용한 화학 기계적 연마공정을 통해 상기 제 2 층간 절연막 상의 상기 구리 시드막을 제거하는 단계 및 금속도금법을 이용하여 상기 구리 시드막이 잔류하는 상기 트렌치와 상기 비아홀 내부에만 구리막을 형성하여 듀얼 다마신 패턴의 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
본 발명은 구리 시드층을 증착한 다음, 금속배선이 형성되지 않는 영역의 구리 시드층을 제거하여, 선택적으로 금속배선을 형성할 수 있다. 예를 들어 층간 절연막 내에 다마신 패턴의 트렌치를 형성한 다음 트렌치 내부에만 구리 시드막이 잔류되도록 화학 기계적 연마공정을 통해 층간 절연막상의 구리 시드막을 제거함으로써 선택적으로 구리 금속배선을 형성할 수 있다. 본 실시예에서는 연마재(Abrasive)가 없는 슬러리를 사용하여 구리 시드막을 제거함으로써, 금속배선이 형성될 트렌치나 비아홀에 연마재 입자들이 쌓여 금속도금이 불가능하게 되는 현상을 방지할 수 있다. 또한 연마재가 없는 슬러리를 사용할 경우, 트렌치나 비아홀 내부의 구리 시드막이 슬러리 내의 구리 식각(Cu Etching)능력에 의해 손상이 발생한다. 따라서, 구리 산화제를 적절히 조절하여 구리 식각율을 낮추거나 증가시킬 수 있다. 또한, 화학 기계적 연마공정의 초기와 중간에 구리 부식 방지제(Benzotrizol; BTA)를 공급하여 트렌치 형성부의 구리 시드막이 식각되는 것을 방지한다. 이하 듀얼 다마신 구조의 금속배선 형성을 일예로 도면을 참조하여 구체적으로 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 트랜지스터나 커패시터와 같은 반도체 소자(미도시)를 포함하는 여러 요소(접합부, 하부금속배선)가 형성된 반도체 기판(110) 상에 제 1 배리어(Barrier)막(112), 제 1 층간 절연막(114), 식각정지막(116) 및 제 2 층간절연막(118)을 순차적으로 형성한다.
제 1 배리어막(112)은 반도체 기판(110)과 기판상에 형성된 여러 요소를 보호하고, 확산을 방지하기 위해 질화막 계열의 물질막으로 형성하는 것이 바람직하다. 제 1 및 제 2 층간 절연막(114 및 118)은 화학 기상 증착법(Chemical VaperDeposition; CVD), 저압 화학 기상 증착법(Low Pressure CVD; LP-CVD), 플라즈마 인핸스드 화학 기상 증착법(Plasma Enhanced CVD; PE-CVD) 또는 대기압 화학 기상 증착법(Atmospheric Pressure CVD; AP-CVD)을 이용하여 형성하거나, 회전도포 방식을 이용하여 형성하는 것이 바람직하다. 후속 공정을 통해 제 1 층간 절연막(114)의 일부를 제거하여 비아홀(120)을 형성하고, 제 1 층간 절연막(114)을 식각한 상부의 제 2 층간 절연막(118)의 일부를 제거하여 금속 배선용 트렌치(122)를 형성한다. 이에 한정되지 않고, 듀얼 다마신 패턴의 금속 배선을 형성하기 위한 다양한 목적을 갖는 다양한 형태의 절연막을 이용하고, 저유전율을 갖는 인터 메탈 유전체(Inter Metal Dielectric; IMD)막을 사용하여 제 1 및 제 2 층간 절연막(114 및 118)을 형성할 수 있다. 식각정지막(116)은 제 2 층간 절연막(118)을 식각하여 트렌치(122)를 형성할 경우 트렌치의 깊이를 제어할 수 있고, 하부에 형성된 구조물(제 1 층간 절연막; 114)이 식각되는 것을 방지한다.
도 2b를 참조하면, 감광막을 이용한 포토리소그라피(Phot Lithography) 공정을 실시하여 제 2 층간 절연막(118) 상부에 비아 홀(120) 형성을 위한 비아 홀 마스크 패턴(미도시)을 형성한다. 상기 비아 홀 마스크 패턴을 식각 마스크로 하는 식각공정을 실시하여 제 2 층간 절연막(118), 식각 정지막(116) 및 제 1 층간 절연막(114)을 순차적으로 제거하여 비아 홀(120)을 형성한다.
비아 홀(120) 마스크 패턴을 제거한 다음 전체 구조 상부에 감광막을 도포한다. 포토리소그라피 공정을 실시하여 듀얼 다마신 패턴을 형성하기 위한 트렌치(Trench) 마스크 패턴(미도시)을 형성한다. 상기 트렌치 마스크 패턴을 식각마스크로 하는 식각공정을 실시하여 제 2 층간절연막(118)을 제거하여 비아홀(120) 상부에 상부 금속배선용 트렌치(122)를 형성하고, 상기 트렌치 마스크 패턴을 제거한다. 식각공정시 식각 정지막(116)에 대한 제 2 층간 절연막(118)의 식각 선택비를 높게 하여 제 2 층간 절연막(118) 만이 식각되도록 한다. 이는 식각 정지막(116)을 통해 상부 금속 배선용 트렌치(122)의 깊이를 조절할 수 있다.
이에 한정되지 않고, 다양한 방법을 이용하여 금속배선용 트렌치와 비아홀을 형성할 수 있다. 예들 들어 트렌치를 먼저 형성한 다음 비아홀을 형성할 수도 있다.
도 2c를 참조하면, 비아홀(120) 하부에 노출된 제 1 배리어막(112)을 제거한 다음 전체 구조 상부에 그 단차를 따라 구리의 확산을 방지하기 위한 도전성 제 2 배리어막(124)과 구리 시드막(126)을 순차적으로 형성한다. 제 2 배리어막(124)은 Ta막, TaN막, TiN막, WN막, W-Si-N막 및 Ti-Si-N막 중 적어도 어느 하나의 막으로 형성하는 것이 바람직하다.
도 2d를 참조하면, 화학 기계적 연마를 이용한 평탄화 공정을 실시하여 제 2 층간 절연막(118) 상의 구리 시드막(126)을 제거한다. 화학 기계적 연마는 연마재가 없는 슬러리(Abrasive Free Slurry)를 이용하여 트렌치(122) 및 비아홀(120) 내부를 제외한 영역의 구리 시드막(126)을 제거하는 것이 바람직하다. 이때 발생할 수 있는 트렌치(122) 및 비아홀(120) 내부의 구리 시드막(126)이 식각되는 현상을 방지하기 위해 구리 부식방지제와 산화제를 이용하는 것이 바람직하다.
먼저, 구리 시드막(126)이 형성된 웨이퍼를 패드에 접촉한 다음 약 15 내지30초간 산화부식 방지제를 흘려 구리 시드막(126) 표면에 부식방지제가 흡착되도록 하는 것이 바람직하다. 이때 웨이퍼를 저속으로 회전시키면서, 부식 방지제를 흘려주는 것이 바람직하다. 산화 부식 방지제는 구리 산화제(주로 H2O2)와 구리 부식 방지제(주로 BTA)를 사용하는 것이 바람직하다. 부식 방지제로 BTA 용액을사용할 경우, BTA 용액의 농도는 0.01 내지 1 wt%가 되는 것이 바람직하다.
부식 방지제의 공급을 중단한 상태에서 연마재가 없는 슬러리를 흘리면서 소정의 압력을 인가하여 웨이퍼의 회전속도를 높이며 연마를 실시하여 제 2 층간 절연막(118) 상의 구리 시드막(126) 일부를 연마한다. 구리 시드막(126)의 절반 정도가 제거되었을 때 다시 부식 방지제를 흘려주어 트렌치(122) 및 비아홀(120) 내부의 구리 시드막(126)이 식각되는 현상을 방지하는 것이 바람직하다. 부식 방지제의 공급을 중단하고, 다시 연마재가 없는 슬러리를 공급하면서 연마 공정을 실시하여 트렌치(122) 및 비아홀(120)을 제외한 영역의 구리 시드막(126)을 제거하는 것이 바람직하다. 부식방지제(BTA)가 공급될때 CMP 압력은 5psi이하로 하고, RPM은 600이하로 하는 것이 바람직하다. 3 내지 5psi의 압력과 300 내지 600rpm의 회전속도하에서 부식 방지제를 공급하는 것이 더욱 바람직하다. 부식 방지제로 0.01 내지 0.1wt% 농도의 BTA 용액을 약 10 내지 60초가 공급하는 것이 바람직하다.
제 2 층간 절연막(118)상의 구리 시드막(126)이 화학 기계적 연마에 의해 제거된 다음, 5psi 이하의 CMP 압력과 600rpm이하의 회전속도하에서 부식 방지제를 더 공급할 수도 있다. 부식방지제로 0.01 내지 0.1wt% 농도의 BTA 용액을 약 10 내지 60초가 공급하는 것이 바람직하다.
상술한 연마재가 없는 슬러리와 구리 산화제의 혼합양을 조절하여 트렌치(122) 및 비아홀(120) 내의 구리 시드막(126)이 제거되는 현상을 방지할 수도 있다. 연마재가 없는 슬러리로 히타치(Hitachi)사의 C430시리즈를 사용하고, 구리 산화제로 H2O2를 사용하는 것이 바람직하다. 이때, 연마재가 없는 슬러리와 구리 산화제의 혼합비가 1 내지 50wt%사이가 되는 것이 바람직하다.
도 2e를 참조하면, 금속 도금 방법을 이용하여 구리 도금층을 형성한다. 금속 도금 방법으로는 전해 도금법 및 무전해 도금법을 이용하여 구리 시드막(126)을 시드로 하여 구리막(130)을 형성한다. 구리막(130)은 구리 시드막(126)이 형성된 영역에만 선택적으로 형성된다. 도전성의 제 2 배리어막에 전극을 연결하여 금속도금을 실시하는 것이 바람직하다. 이로인해, 트렌치(122) 및 비아홀(120) 내부에만 구리막(130)이 형성되어 종래의 구리막 제거를 위한 화학 기계적 연마공정에 의한 문제점을 해결할 수 있다.
다양한 형태의 금속도금방법을 이용하여 구리 시드막(126)이 형성된 영역에만 구리막(130)을 형성한 다음 소정의 열공정을 실시하는 것이 바람직하다. 화학 기계적 연마를 이용한 평탄화 공정을 실시하여 제 2 층간 절연막(118) 상의 제 2 배리어막(124)을 제거하는 것이 바람직하다.
상술한 바와 같이, 본 발명은 금속배선용 트렌치를 형성한 다음, 트렌치 내부에만 구리 시드층을 잔류시켜 선택적으로 금속도금을 실시할 수 있다.
또한, 연마제가 없는 슬러리를 이용하여 소정영역의 구리 시드막을 제거할 수 있고, 부식 방지제 및 구리 산화제를 이용하여 목표로 하는 영역의 구리 시드막이 식각되는 현상을 방지할 수 있다.
또한, 금속막 제거를 위한 화학 기계적 연마 공정에 의한 디싱, 부식, 표면 스크래치 및 산화막의 얇아지는 현상을 방지할 수 있다.

Claims (5)

  1. 금속배선용 트렌치가 형성된 반도체 기판이 제공되는 단계;
    전체 구조상에 그 단차를 따라 구리 시드막을 형성하는 단계;
    연마재가 없는 슬러리를 이용한 화학 기계적 연막공정을 실시하여 상기 금속배선용 트렌치 내부를 제외한 영역의 상기 구리 시드막을 제거하는 단계; 및
    금속도금방법을 이용하여 상기 금속배선용 트렌치 내부에 선택적으로 금속막을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성방법.
  2. 반도체 기판상에 제 1 층간 절연막, 식각정지막 및 제 2 층간 절연막을 순차적으로 형성하는 단계;
    상기 제 2 층간 절연막, 상기 식각정지막 및 상기 제 1 층간 절연막을 패터닝하여 비아홀을 형성하는 단계;
    상기 제 2 층간 절연막 및 상기 식각정지막을 패터닝 하여 상기 비아홀보다 개구부가 넓은 트렌치를 형성하는 단계;
    전체 구조상에 그 단차를 따라 구리 시드막을 형성하는 단계;
    연마재가 없는 슬러리를 이용한 화학 기계적 연마공정을 통해 상기 제 2 층간 절연막 상의 상기 구리 시드막을 제거하는 단계; 및
    금속도금법을 이용하여 상기 구리 시드막이 잔류하는 상기 트렌치와 상기 비아홀 내부에만 구리막을 형성하여 듀얼 다마신 패턴의 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 연마재가 없는 슬러리를 이용한 화학 기계적 연마공정은,
    제 1 부식 방지제를 소정시간동안 상기 구리 시드막이 형성된 반도체 기판에 공급하는 단계; 및
    상기 부식 방지제의 공급을 중단한 다음, 상기 연마재가 없는 슬러리를 공급하여 화학 기계적 연마공정을 실시하여 상기 구리 시드막을 제거하는 단계를 포함하되, 상기 구리 시드막의 절 반정도가 제거되었을 때, 제 2 부식 방지제를 소정 시간동안 더 공급하는 반도체 소자의 금속배선 형성 방법.
  4. 제 3 항에 있어서,
    상기 연마제가 없는 슬러리에 H2O2의 구리 산화제를 1 내지 50wt% 정도 혼합하여 사용하는 반도체 소자의 금속배선 형성 방법.
  5. 제 3 항에 있어서,
    상기 제 1 부식 방지제로 0.01 내지 1wt% 농도의 BTA용액을 사용하고, 상기 제 2 부식 방지제로 0.01 내지 0.1wt% 농도의 BTA용액을 사용하는 반도체 소자의 금속배선 형성 방법.
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