KR20050009520A - Ion implant method for manufacturing metal oxide semiconductor capacitor - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 평판 모스 커패시터 디램 셀(planar metal oxide semiconductor capacitor dynamic random access memory cell) 제조를 위한 이온 주입 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to an ion implantation method for manufacturing a planar metal oxide semiconductor capacitor dynamic random access memory cell.
일반적으로, 셀 트랜지스터와 커패시터 소자 구성용 이온 주입의 방법은 버퍼 옥사이드(buffer oxide)를 증착시킨 후, 셀 트랜지스터의 문턱전압 조정을 위한 이온 주입을 실시한다. 이후 모스 구조를 이용하는 셀 커패시터의 문턱전압 조정이 별도로 요구되는 바, 기억 소자에서전하의 저장이 실리콘 표면에서 이루워질 수 있도록 하기 위해서는 이온 주입 진행시 실리콘 표면에 아주 얕은 채널을 용이하게 형성할 수 있어야 한다.In general, the ion implantation method for cell transistor and capacitor device configuration deposits a buffer oxide and then performs ion implantation for adjusting the threshold voltage of the cell transistor. Since the threshold voltage adjustment of the cell capacitor using the MOS structure is required separately, in order to allow the storage of charge in the silicon surface to be made on the silicon surface, a very shallow channel must be easily formed on the silicon surface during ion implantation. do.
따라서, 아주 낮은 에너지로 이온 주입을 진행한다 하여도 가우시안 분포 특성을 갖는 이온의 분포 특성은 이후 진행되는 고온 열공정들에 의한 하부의 다른 유형의 이온들이 실리콘 표면으로 충진(pile up)되면서 실리콘 표면의 채널 형성을 방해하게 된다.Therefore, even if the ion implantation is performed at a very low energy, the distribution of ions having Gaussian distribution characteristics is maintained in the silicon surface as other types of ions at the bottom are filled up to the silicon surface by subsequent high temperature thermal processes. Will interfere with channel formation.
그러나, 현재의 장비로는 실리콘 표면에 아주 낮은 에너지, 예를 들면 5 KeV이하로 이온 주입 공정을 진행하게 되면 별도의 장비를 사용하여야 한다는 문제점이 발생한다.However, with the current equipment, if the ion implantation process is performed at a very low energy, for example, 5 KeV or less on the silicon surface, a problem arises in that a separate equipment must be used.
그러므로, 셀 트랜지스터 이온 주입 공정시 이용되었던 버퍼 옥사이드의 두께를 고려하여 실리콘 표면에서의 이온 농도가 가장 낮도록 하고 나서 버퍼 옥사이드를 제거함으로써 사실상 실리콘 표면에서 가장 높은 이온 농도의 구현이 가능하게 된다.Therefore, in consideration of the thickness of the buffer oxide used in the cell transistor ion implantation process, the ion concentration on the silicon surface is the lowest, and then the buffer oxide is removed, thereby making it possible to realize the highest ion concentration on the silicon surface.
그러나, 이 방법은 아무런 전압을 인가하지 않아도 채널이 형성되어야 하는 공핍형 모스 트랜지스터의 제조시 채널을 실리콘 표면에 형성하는 경우에만 이용이 가능하다는 단점이 있다.However, this method has a disadvantage in that it can be used only when the channel is formed on the silicon surface in the manufacture of the depletion MOS transistor in which the channel should be formed without applying any voltage.
종래의 평판 모스 커패시터를 이용한 디램 제조를 위한 이온주입 공정에서 셀 트랜지스터의 문턱전압을 조절하는 경우, 실리콘 표면에서 전하가 저장되도록 아주 얕은 채널을 형성하기 위한 이온 공정을 수행하여야 하는데, 이때에 적당한 Rp(projected range) 점을 잡는데 많은 어려움이 따르게 된다.In the case of adjusting the threshold voltage of a cell transistor in an ion implantation process for fabricating a DRAM using a conventional flat panel MOS capacitor, an ion process for forming a very shallow channel to store charges on a silicon surface should be performed. (projected range) A lot of trouble is involved.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 셀 커패시터의 얕은 채널을 용이하게 형성하기 위한 버퍼 옥사이드를 미리 진행한 후, 버퍼 옥사이드의 두께를 고려하여 실리콘 표면에서의 이온 농도가 가장 높도록 하고 나서 버퍼 옥사이드를 제거함으로써, 사실상 실리콘 표면에서 가장 높은 이온 농도의 구현이 가능한 모스 커패시터 제조를 위한 이온주입 방법을 제공하는 것이다.The present invention was created to solve the above problems, and the main object of the present invention is to advance the buffer oxide to easily form the shallow channel of the cell capacitor in advance, and then, considering the thickness of the buffer oxide, By providing the highest ion concentration and then removing the buffer oxide, the present invention provides an ion implantation method for manufacturing a MOS capacitor that enables the highest ion concentration on the silicon surface.
도 1a 내지 도 1f는 본 발명의 바람직한 실시예에 따른 모스 커패시터 제조를 위한 이온주입 방법을 설명하기 위한 단면도들을 도시한다.1A to 1F are cross-sectional views illustrating an ion implantation method for manufacturing a MOS capacitor according to a preferred embodiment of the present invention.
도 2는 본 발명의 바람직한 실시예에 따라 게이트 공정 및 배선 공정등 모든 평판 모스 커패시터를 이용한 디램 셀 제작 공정이 완료된 후의 디램 셀을 도시한 단면도이다.2 is a cross-sectional view illustrating a DRAM cell after a DRAM cell fabrication process using all flat panel MOS capacitors, such as a gate process and a wiring process, is completed according to an exemplary embodiment of the present invention.
- 도면의 주요부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawings-
101 : STI 102 : 실리콘 기판101: STI 102: silicon substrate
103 : 웰 104 : 버퍼 옥사이드103 well 104 buffer oxide
105 : 셀 트랜지스터 문턱전압 조정을 위한 이온105: ion for cell transistor threshold voltage adjustment
106 : 셀 트랜지스터 문턱전압 조정용 포토레지스트106: photoresist for adjusting cell transistor threshold voltage
107 : 셀 트랜지스터 문턱전압 조정용 도펀트107: dopant for adjusting cell transistor threshold voltage
108 : 셀 커패시터 문턱전압 조정을 위한 이온108: Ion for adjusting cell capacitor threshold voltage
109 : 셀 커패시터 문턱전압 조정용 포토레지스트109: photoresist for adjusting cell capacitor threshold voltage
110 : 셀 커패시터 문턱전압 조정용 도펀트110: dopant for adjusting the cell capacitor threshold voltage
114 : 비트라인 메탈층 115 : 비트라인 컨택114: bit line metal layer 115: bit line contact
116 : 게이트 폴리 117 : 소오스/드레인116: gate poly 117: source / drain
120 : 매우 얕은 채널영역120: very shallow channel region
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판에 평판 디램 영역, 디램 페리 영역 및 로직 영역으로 분리시키기 위한 STI를 형성 단계와, 상기 STI가 형성된 실리콘 기판 상에 버퍼 옥사이드를 형성하는 단계와, 상기 버퍼 옥사이드 상에 셀 트랜지스터 문턱전압 조정용 포토레지스트를 제 1의 소정 형상으로 형성하는 단계와, 상기 제 1의 소정 형상의 셀 트랜지스터 문턱전압 조정용 포토레지스트를 마스크로 이용하여 상기 실리콘 기판 내에 셀 트랜지스터 문턱전압 조정을 위한 이온을 주입함으로써, 상기 실리콘 기판 내의 소정 영역에 웰을 형성하는 단계와, 상기 버퍼 옥사이드 상에 셀 커패시터 문턱전압 조정용 포토레지스트를 제 2의 소정 형상으로 형성하는 단계와, 상기 제 2의 소정 형상의 셀 커패시터 문턱전압 조정용 포토레지스트를 마스크로 이용하여 상기 버퍼 옥사이드와 상기 실리콘 표면이 만나는 계면에서 이온의 농도가 최고점이 되도록 셀 커패시터 문턱전압 조정을 위한 이온을 주입하는 단계를 포함하는 것을 특징으로 하는 모스 커패시터 제조를 위한 이온주입 방법을 제공한다.According to an aspect of the present invention, there is provided a method of forming an STI for separating a flat DRAM region, a DRAM ferry region, and a logic region into a silicon substrate, forming a buffer oxide on the silicon substrate on which the STI is formed; Forming a cell transistor threshold voltage adjusting photoresist on the buffer oxide in a first predetermined shape, and using the cell transistor threshold voltage adjusting photoresist of the first predetermined shape as a mask as a mask in the cell transistor Forming a well in a predetermined region of the silicon substrate by implanting ions for voltage regulation, forming a photoresist for adjusting the cell capacitor threshold voltage on the buffer oxide in a second predetermined shape, and The photoresist for adjusting the cell capacitor threshold voltage And implanting ions for adjusting the cell capacitor threshold voltage such that the concentration of ions is maximized at the interface where the buffer oxide and the silicon surface meet using a mask. to provide.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, this embodiment is not intended to limit the scope of the present invention, but is presented by way of example only.
도 1a 내지 도 1f는 본 발명의 바람직한 실시예에 따른 모스 커패시터 제조를 위한 이온주입 방법을 설명하기 위한 단면도들을 도시한다.1A to 1F are cross-sectional views illustrating an ion implantation method for manufacturing a MOS capacitor according to a preferred embodiment of the present invention.
먼저, 도 1a에 도시한 바와 같이, 실리콘 기판(102) 상에 평판 디램(planar dynamic random access memory) 영역, 디램 페리(peri) 영역 그리고 로직 영역 모두 소자를 분리시키기 위하여 얕은 트렌치 아이솔레이션(STI; shallow trench isolation)(101)을 형성한다. 그리고 나서, STI(101)가 형성된 실리콘 기판(102)을 후속 공정을 위하여 화학적 기계적 연마(CMP; chemical mechanical polishing)와 같은 평탄화 공정을 수행하여 평탄화된 실리콘 기판(102)을 얻는다.First, as shown in FIG. 1A, a planar dynamic random access memory (DRAM) region, a DRAM peri region, and a logic region on the silicon substrate 102 are all shallow trench isolation (STI) to separate devices. trench isolation 101 is formed. Then, the silicon substrate 102 on which the STI 101 is formed is subjected to a planarization process such as chemical mechanical polishing (CMP) for a subsequent process to obtain the planarized silicon substrate 102.
다음 단계로, 도 1b에 도시한 바와 같이, 사진 식각 공정을 이용한 이온주입 공정을 통하여 소자가 형성될 웰(well) 공정을 수행함으로써, 실리콘 기판(102) 내의 소정 영역에 웰(103)을 형성한다.Next, as shown in FIG. 1B, a well 103 is formed in a predetermined region of the silicon substrate 102 by performing a well process in which a device is to be formed through an ion implantation process using a photolithography process. do.
그리고 나서, 도 1c에 도시한 바와 같이, 웰(103)이 형성된 실리콘 기판(102) 상에 버퍼 옥사이드(buffer oxide)(104)를 형성한다. 이때, 버퍼 옥사이드는 셀 트랜지스터 문턱 전압 및 셀 커패시터 문턱 전압 조정을 위한 이온 주입 진행시 버퍼로써 역할뿐만 아니라, 앞으로 진행될 셀 커패시터 문턱 전압 조정을 위한 이온주입 진행시 아주 얕은(shallow) 채널 형성을 위해 형성된 것이다.Then, as illustrated in FIG. 1C, a buffer oxide 104 is formed on the silicon substrate 102 on which the wells 103 are formed. In this case, the buffer oxide not only serves as a buffer during the ion implantation process for adjusting the cell transistor threshold voltage and the cell capacitor threshold voltage, but also forms a very shallow channel during the ion implantation process for adjusting the cell capacitor threshold voltage. will be.
계속하여, 도 1d에 도시한 바와 같이, 버퍼 옥사이드(104)가 형성된 실리콘 기판(102) 상에 소정 형상의 셀 트랜지스터 문턱전압 조정용 포토레지스트(106)를 형성한다. 그리고, 소정 형상의 셀 트랜지스터 문턱전압 조정용 포토레지스트(106)를 마스크로 이용하여 셀 트랜지스터 문턱전압 조정용도펀트(107) 실리콘 기판(102) 내의 소정 영역에 주입한다.Subsequently, as shown in FIG. 1D, a photoresist 106 for adjusting the cell transistor threshold voltage having a predetermined shape is formed on the silicon substrate 102 on which the buffer oxide 104 is formed. The cell transistor threshold voltage adjusting dopant 107 is implanted into a predetermined region in the silicon substrate 102 using the cell transistor threshold voltage adjusting photoresist 106 having a predetermined shape as a mask.
본 발명의 바람직한 실시예에 따르면, 셀 트랜지스터 문턱전압 조정을 위한 이온(5) 주입을 진행시 셀 트랜지스터와 셀 커패시터 영역에 모두 적용시킴으로써, 셀 트랜지스터의 문턱전압 조정 및 셀 커패시터 하부의 채널 아래 접합(junction)의 농도를 높임으로써, 공핍층의 두께를 감소시켜 누설 전류를 감소시키는 효과를 얻게 된다.According to a preferred embodiment of the present invention, by applying the ion (5) injection for the cell transistor threshold voltage adjustment to both the cell transistor and the cell capacitor region during the progress, the threshold voltage adjustment of the cell transistor and the junction below the channel of the cell capacitor ( By increasing the concentration of the junction, it is possible to reduce the thickness of the depletion layer to obtain the effect of reducing the leakage current.
또한, 본 발명의 바람직한 실시예에 따르면, 실리콘 표면(111)의 손상(damage)을 감소시키는 장점이 있다. 이때의 셀 트랜지스터 문턱전압 조정용 도펀트(107)는 웰(103)과 같은 유형인 것이 바람직하다.In addition, according to a preferred embodiment of the present invention, there is an advantage of reducing the damage (damage) of the silicon surface (111). The cell transistor threshold voltage dopant 107 is preferably the same type as the well 103.
이어서, 도 1e에 도시한 바와 같이, 셀 트랜지스터 문턱전압 조정용 포토레지스트(106)를 제거한 후, 소정 형상의 셀 커패시터 문턱전압 조정용 포토레지스트(109)를 버퍼 옥사이드(104) 상에 형성한다. 이어서, 소정 형상의 셀 커패시터 문턱전압 조정용 포토레지스트(109)를 마스크로 이용하여 셀 커패시터 문턱전압 조정을 위한 이온(108)을 실리콘 기판(102) 내의 소정 영역에 주입함으로써, 매우 얕은 채널 영역(120)을 형성한다.Subsequently, as shown in FIG. 1E, after removing the cell transistor threshold voltage adjustment photoresist 106, a cell capacitor threshold voltage adjustment photoresist 109 having a predetermined shape is formed on the buffer oxide 104. Subsequently, by using the photoresist 109 for adjusting the cell capacitor threshold voltage having a predetermined shape as a mask, the ion 108 for adjusting the cell capacitor threshold voltage is implanted into a predetermined region in the silicon substrate 102 to thereby form a very shallow channel region 120. ).
본 발명의 바람직한 실시예에 따르면, 버퍼 옥사이드(104)를 이용한 두께를 감안하여 이후 제거될 버터 옥사이드(104)와 실리콘 표면의 경계면에서 도펀트의 농도가 최고점(도 1e의 오른쪽에 도시한 그래프의 참조부호 112를 참조)이 되도록 에너지를 조절하여 이온 주입을 실행한다.According to a preferred embodiment of the present invention, in view of the thickness using the buffer oxide 104, the concentration of the dopant at the interface between the silicon oxide surface and the butter oxide 104 to be removed later is the highest point (see the graph shown on the right of FIG. 1E). Ion implantation is carried out by adjusting the energy so as to
또한, 본 발명의 바람직한 실시예에 따르면, 이때의 셀 커패시터 문턱전압조정용 도펀트(110)는 웰(103)과 반대의 유형인 것이 바람직하다.In addition, according to a preferred embodiment of the present invention, the cell capacitor threshold voltage dopant 110 is preferably of the type opposite to the well 103.
이렇게 되면, 향후 버퍼 옥사이드(104)가 제거된 후, 실리콘 표면(111)에 아주 얕은 채널(120)의 형성을 용이하게 형성할 수 있다는 장점이 있다.In this case, after the buffer oxide 104 is removed in the future, the formation of a very shallow channel 120 on the silicon surface 111 can be easily formed.
그리고 나서, 도 1f에 도시한 바와 같이, 셀 트랜지스터 문턱전압 조정을 위한 이온(105) 및 셀 커패시터 문턱전압 조정을 위한 이온(108) 주입이 완료된 후에 이에 이용되었던 버퍼 옥사이드(104)를 제거한다.Then, as shown in FIG. 1F, the buffer oxide 104 used for removing the ion 105 for adjusting the cell transistor threshold voltage and the ion 108 for adjusting the cell capacitor threshold voltage is removed.
도 2는 본 발명의 바람직한 실시예에 따라 게이트 공정 및 배선 공정등 모든 평판 모스 커패시터를 이용한 디램 셀 제작 공정이 완료된 후의 디램 셀을 도시한 단면도이다.2 is a cross-sectional view illustrating a DRAM cell after a DRAM cell fabrication process using all flat panel MOS capacitors, such as a gate process and a wiring process, is completed according to an exemplary embodiment of the present invention.
도 2에 도시한 바와 같이, 본 발명의 바람직한 실시예에 따른 디램 셀(100)은 실리콘 기판(102), 실리콘 기판(102) 상에 평판 디램 영역, 디램 페리 영역 그리고 로직 영역 모두 소자를 분리시키기 위한 STI(101), 소자가 형성될 웰(l03), 웰(103) 상에 형성되며 소오스/드레인 영역(117), 커패시터를 형성하기 위한 셀 플레이트(116), 워드라인(130), 비트 라인(114) 및 소오스/드레인 영역(117)을 비트 라인(114)과 전기적으로 연결하기 위한 컨택(115)을 포함한다.As shown in FIG. 2, the DRAM cell 100 according to the preferred embodiment of the present invention separates the silicon substrate 102, the planar DRAM region, the DRAM ferry region, and the logic region on the silicon substrate 102. STI 101 for the device, wells 03 to be formed, and source / drain regions 117 formed on the wells 103, cell plates 116 for forming capacitors, word lines 130, and bit lines. 114 and a contact 115 for electrically connecting the source / drain regions 117 with the bit lines 114.
본 발명을 본 명세서 내에서 몇몇 바람직한 실시예에 따라 기술하였으나, 당업자라면 첨부한 특허 청구 범위에서 개시된 본 발명의 진정한 범주 및 사상으로부터 벗어나지 않고 많은 변형 및 향상이 이루어질 수 있다는 것을 알 수 있을 것이다.While the invention has been described in accordance with some preferred embodiments herein, those skilled in the art will recognize that many modifications and improvements can be made without departing from the true scope and spirit of the invention as set forth in the appended claims.
상기한 바와 같이, 본 발명은 버퍼 옥사이드를 이용하여 아주 얕은 채널으 F형성하기 위한 셀 커패시터 문턱전압 조정을 위한 이온 주입을 하는 방법으로써, 일반 공핍형 모스 트랜지스터의 채널 형성을 위한 문턱전압 조정용 이온 주입 공정시 이용하면 실리콘 표면의 채널을 용이하게 형성할 수 있는 효과가 있다.As described above, the present invention is a method of ion implantation for adjusting the cell capacitor threshold voltage to form a very shallow channel F using a buffer oxide, ion implantation for adjusting the threshold voltage for channel formation of a general depletion type MOS transistor When used in the process, there is an effect that can easily form a channel on the surface of the silicon.
또한, 본 발명은 아주 낮은 에너지 조건으로 이온주입을 진행할 때 장비에서의 한계를 극복할 수 있는 방안을 제공하는 이점을 갖는다.In addition, the present invention has the advantage of providing a way to overcome the limitations in equipment when proceeding with ion implantation at very low energy conditions.
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| KR1020030048853A KR20050009520A (en) | 2003-07-16 | 2003-07-16 | Ion implant method for manufacturing metal oxide semiconductor capacitor |
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| KR (1) | KR20050009520A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101853851A (en) * | 2009-03-31 | 2010-10-06 | 索尼公司 | Capacity cell and manufacture method thereof, solid imaging element and imaging device |
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2003
- 2003-07-16 KR KR1020030048853A patent/KR20050009520A/en not_active Application Discontinuation
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