KR20050007635A - Method of manufacturing in semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 웰영역과 문턱전압조절용 이온이 형성된 영역의 균일한 이온분포농도를 가질 수 있도록 하는 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device to have a uniform ion distribution concentration in a well region and a region where threshold voltage control ions are formed.
최근 반도체소자의 형성에 있어서, 고온열처리를 통한 공정이 증가하고 있는 데, 상기 고온열처리 공정을 수행하는 동안 반도체기판을 포함한 소자형성을 위한 영역에 주입된 이온은 이동하게 되고, 이는 소자의 특성을 저하시키고 있다.Recently, in the formation of semiconductor devices, a process through high temperature heat treatment is increasing. During the high temperature heat treatment process, ions implanted in a region for forming a device including a semiconductor substrate are moved, which causes characteristics of the device. It is decreasing.
특히, 플래시 메모리소자의 플로팅 게이트전극 형성 전 활성영역 내에는 웰영역을 형성하는 이온과 문턱전압조절용 이온이 주입되어 있다.In particular, the ions forming the well region and the ions for adjusting the threshold voltage are implanted into the active region before forming the floating gate electrode of the flash memory device.
그러나 상기 웰영역의 이온 및 문턱전압 조절용 이온은 상기 터널산화막 형성 등을 위한 산화공정과 같은 고온열처리공정으로 인해 다른 막질 예를 들어, 소자분리막의 산화막으로 침투하여 국부적인 도핑농도의 저하를 가져오고 상기 웰 영역 및 문턱전압조절용 이온이 형성된 영역은 불균일한 이온농도분포를 가지게 된다. 따라서 상기 불균일한 이온농도분포는 험프(hump)현상을 초래하게 되고, 이는 소자의 성능을 저하시키는 문제점이 있다.However, ions in the well region and ions for adjusting the threshold voltage penetrate into other films, for example, an oxide film of an element isolation film, due to a high temperature heat treatment process such as an oxidation process for forming the tunnel oxide film, thereby causing a local decrease in doping concentration. The well region and the region where the threshold voltage adjustment ions are formed have a nonuniform ion concentration distribution. Therefore, the nonuniform ion concentration distribution causes a hump phenomenon, which causes a problem of degrading device performance.
상술한 문제점을 해결하기 위한 본 발명의 목적은 웰 영역 및 문턱전압 조절용 이온이 형성된 영역의 이온농도분포를 일정하게 하여 소자의 성능을 향상시킬 수 있도록 하는 반도체소자의 제조방법을 제공함에 있다.An object of the present invention for solving the above problems is to provide a method for manufacturing a semiconductor device to improve the performance of the device by making the ion concentration distribution of the well region and the region where the threshold voltage control ion is formed.
도 1 내지 도 4는 본 발명의 바람직한 일실시예에 따른 플래시 메모리소자의 제조방법을 설명하기 위한 단면도들이다.1 to 4 are cross-sectional views illustrating a method of manufacturing a flash memory device according to an exemplary embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10: 반도체기판 12: 소자분리막10: semiconductor substrate 12: device isolation film
14: 터널산화막 16: 제1 폴리실리콘막14: tunnel oxide film 16: first polysilicon film
18: 유전체막 20: 식각마스크용 산화막18: dielectric film 20: oxide film for etching mask
22: 제1 스페이서 24: 웰영역22: first spacer 24: well region
26: 문턱전압조절용 이온이 주입된 영역26: region implanted with threshold voltage control ion
28: 제2 폴리실리콘막 30:제2 스페이서28: second polysilicon film 30: second spacer
32: 소스/드레인영역32: source / drain area
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체기판 상부에 터널산화막 및 도전막을 순차적으로 형성한 후 패터닝공정을 수행하여 플로팅게이트전극을 형성하는 단계, 상기 플로팅게이트전극을 이온주입용 마스크로 이온주입공정을 수행하여 상기 반도체기판에 웰영역을 형성하는 단계 및 상기 플로팅게이트전극 측벽에 스페이서를 형성하고, 상기 스페이서 및 플로팅게이트전극을 이온주입용 마스크로 이온주입공정을 수행하여 상기 웰영역의 표면에 문턱전압조절용 이온이 형성된 영역을 형성하는 단계를 포함한다.The idea of the present invention for achieving the above object is to form a floating gate electrode by sequentially forming a tunnel oxide film and a conductive film on top of the semiconductor substrate to perform a patterning process, the floating gate electrode to the ion implantation mask Forming a well region on the semiconductor substrate by performing an implantation process, forming a spacer on sidewalls of the floating gate electrode, and performing an ion implantation process on the spacer and the floating gate electrode with an ion implantation mask to surface the well region. Forming a region in which the threshold voltage adjustment ions are formed.
상기 터널산화막은 750~ 800℃ 정도의 온도범위내에서 산화공정을 진행한 후 900~ 910℃ 정도의 온도범위와 N2의 기체분위기에서 약 20~ 30분 동안 1000℃ 정도의 온도에서 열처리하여 형성하는 것이 바람직하다.The tunnel oxide film is formed by performing an oxidation process in a temperature range of about 750 to 800 ° C. and then heat-treating at a temperature of about 1000 ° C. for about 20 to 30 minutes in a temperature range of about 900 to 910 ° C. and a gas atmosphere of N 2 . It is desirable to.
상기 웰영역은 1E15 내지 1E16ion/㎤ 정도의 도즈량, 이온 주입에너지는 200 내지 250KeV 정도의 이온주입에너지, 4 내지 7°정도의 각도로 수행하는 틸티드 이온주입공정으로 형성하는 것이 바람직하다.The well region may be formed by a tilted ion implantation process performed at an dose of about 1E15 to 1E16ion / cm 3, an ion implantation energy of about 200 to 250 KeV, and an angle of about 4 to 7 °.
상기 문턱전압조절용 이온이 형성된 영역은 1E16 내지 1E17ion/㎤ 정도의 도즈량, 이온 주입에너지는 10 내지 15KeV 정도의 이온주입에너지로 수행하는 이온주입공정으로 형성하는 것이 바람직하다.The region in which the threshold voltage control ion is formed is preferably formed by an ion implantation process in which a dose amount of about 1E16 to 1E17ion / cm 3 and ion implantation energy are performed by ion implantation energy of about 10 to 15 KeV.
상기 형성된 플로팅게이트전극 상부에 유전체막, 콘트롤게이트전극용 폴리실리콘막 및 금속실리사이드막을 증착한 후 패터닝공정을 수행하여 콘트롤게이트전극을 형성하고, 상기 콘트롤게이트전극 및 플로팅게이트전극을 이온주입용 마스크로 이온주입공정을 수행하여 소스/드레인영역을 형성하는 단계를 더 포함하는 것이 바람직하다.After depositing a dielectric film, a polysilicon film for a control gate electrode, and a metal silicide film on the formed floating gate electrode, a patterning process is performed to form a control gate electrode, and the control gate electrode and the floating gate electrode are used as ion implantation masks. The method may further include forming a source / drain region by performing an ion implantation process.
상기 플로팅게이트전극을 형성하는 패터닝공정시 하부에 위치한 상기 터널산화막 및 도전층의 손상을 방지하는 버퍼층의 역할을 수행하는 식각마스크를 형성하는 단계를 더 포함하는 것이 바람직하다.The method may further include forming an etching mask that serves as a buffer layer to prevent damage to the tunnel oxide layer and the conductive layer disposed below during the patterning process of forming the floating gate electrode.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, but the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. Accordingly, the thickness of the film and the like in the drawings are exaggerated for clarity, and the elements denoted by the same reference numerals in the drawings mean the same elements. In addition, when a film is described as being on or in contact with another film or semiconductor substrate, the film may be present in direct contact with the other film or semiconductor substrate, or a third film is interposed therebetween. It may be done.
도 1 내지 도 4는 본 발명의 바람직한 일실시예인 플래시메모리소자의 제조방법을 설명하기 위한 단면도들이다.1 to 4 are cross-sectional views illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.
도 1을 참조하면, 반도체기판(10)의 소정영역에 소자분리막(12)을 형성한다. 상기 반도체기판(10)의 소정영역에 소자분리막 형성용 포토레지스트 패턴(미도시)을 형성한 후 이를 식각마스크로 식각공정을 수행하여, 트렌치(미도시)를 형성한다. 이 트렌치(미도시) 내부에 갭필(gap fill)특성이 우수한 HDP(HighDensity plasma)산화막과 같은 산화막이 채워지도록 증착한 후 화학적 기계적 연마(chemical mechanical polishing: CMP)공정등의 평탄화공정을 수행하여 소자분리막(12)의 형성을 완료한다.Referring to FIG. 1, an isolation layer 12 is formed in a predetermined region of a semiconductor substrate 10. After forming a photoresist pattern (not shown) for forming an isolation layer in a predetermined region of the semiconductor substrate 10, an etching process is performed using an etching mask to form a trench (not shown). The trench (not shown) is deposited to fill an oxide film such as a high density plasma (HDP) oxide film having excellent gap fill characteristics, and then a planarization process such as a chemical mechanical polishing (CMP) process is performed. The formation of the separator 12 is completed.
이어서 상기 결과물 상부전면에 터널산화막(14), 플로팅게이트전극용 제1 폴리실리콘막(16), 유전체막(18) 및 식각마스크용 산화막(20)을 순차적으로 형성한다.Subsequently, a tunnel oxide film 14, a first polysilicon film 16 for floating gate electrodes, a dielectric film 18, and an etch mask oxide film 20 are sequentially formed on the upper surface of the resultant.
상기 터널산화막(14)은 750~ 800℃ 정도의 온도범위내에서 습식산화를 진행한 후 900~ 910℃ 정도의 온도범위와 N2의 기체분위기에서 약 20~ 30분 동안 1000℃ 정도의 온도에서 열처리하여 형성할 수 있다. 상기 터널산화막(14)의 형성은 이후 수행할 웰영역 형성을 위한 이온주입공정 및 문턱전압조절용 이온이 형성된 영역의 형성을 위한 이온주입공정 이전에 수행하여, 상기 각 영역의 이온이 다른 영역으로 확산되는 것을 방지할 수 있다.The tunnel oxide film 14 is subjected to wet oxidation in a temperature range of about 750 to 800 ° C and then at a temperature of about 1000 ° C for about 20 to 30 minutes in a temperature range of about 900 to 910 ° C and a gas atmosphere of N 2 . It can be formed by heat treatment. Formation of the tunnel oxide film 14 is performed before the ion implantation process for forming a well region to be performed later and the ion implantation process for forming a region where the threshold voltage control ions are formed, and the ions of each region are diffused to other regions. Can be prevented.
상기 플로팅 게이트전극용 제1 폴리실리콘막(16)은 SiH4또는 SiH6와 같은 Si 소스 가스와 PH3가스를 이용한 저압화학기상증착(pressure chemical vapor deposition: 이하는 'LP- CVD'이라 칭함)법을 통해 500~ 550℃ 정도의 온도 및 0.1~ 3torr 정도의 압력에서 70~ 150Å정도의 두께로 형성할 수 있다.The first polysilicon film 16 for the floating gate electrode is a low pressure chemical vapor deposition using a Si source gas, such as SiH 4 or SiH 6 and PH 3 gas (hereinafter referred to as "LP-CVD") Through the method, it can be formed into a thickness of 70 ~ 150Å at a temperature of 500 ~ 550 ℃ and a pressure of 0.1 ~ 3torr.
상기 유전체막(18)은 ONO 구조 즉, 제1 산화막, 질화막 및 제2 산화막이 순차적으로 적층된 구조로 형성하는 것이 바람직하다. 이 때의 제1 산화막 및 제2 산화막은 1~ 3torr 정도의 압력 및 810~ 850℃ 정도의 온도에서 LP- CVD법으로 35~ 60Å 정도의 두께로 형성하고, SiH2Cl2(DichloroSilane; DCS)를 소스로 한 HTO(high temperature oxide)막 또는 N2O가스를 소스로 한 HTO막 중 어느 하나로 형성할 수 있다. 상기 질화막은 반응기체로서 NH3와 SiH2Cl2가스를 이용하여 1~ 3torr 정도의 압력 및 650~ 800℃ 정도의 온도에서 LP- CVD법으로 50~ 65Å 정도의 두께로 형성할 수 있다. 이어서, 상기 유전체막(18)의 형성 완료후에는 유전체막(18)의 특성을 향상시키고, 각 막질들 간의 경계를 강화하기 위해 750~ 800℃ 정도의 온도범위에서 습식산화방식의 스팀어닐(Steam anneal)공정을 진행한다. 상기 스팀어닐공정은 자연산화막 또는 불순물에 의한 오염이 발생되지 않도록 유전체막(18)의 증착 후에 시간지연없이 150~ 300Å 정도의 두께로 산화막을 형성하도록 수행한다.The dielectric film 18 is preferably formed in an ONO structure, that is, a structure in which a first oxide film, a nitride film, and a second oxide film are sequentially stacked. At this time, the first oxide film and the second oxide film were formed to a thickness of about 35 to 60 Pa by LP-CVD at a pressure of about 1 to 3 torr and a temperature of about 810 to 850 ° C., and SiH 2 Cl 2 (DichloroSilane; DCS). It can be formed of either a high temperature oxide (HTO) film having a source or an HTO film having a N 2 O gas as a source. The nitride film may be formed to a thickness of about 50 to 65 Pa by LP-CVD at a pressure of about 1 to 3 torr and a temperature of about 650 to 800 ° C. using NH 3 and SiH 2 Cl 2 gas as the reactor. Subsequently, after the formation of the dielectric film 18 is completed, the wet annealing steam annealed in a temperature range of about 750 to 800 ° C. in order to improve the characteristics of the dielectric film 18 and to strengthen the boundary between the films. anneal) process. The steam annealing process is performed to form an oxide film having a thickness of about 150 to 300 kV without time delay after the deposition of the dielectric film 18 so that contamination by a natural oxide film or impurities is not generated.
상기 식각마스크용 산화막(20)은 1~ 3torr 정도의 압력 및 810~ 850℃ 정도의 온도에서 LP- CVD법으로 400~ 600Å 정도의 두께로 형성하고, SiH2Cl2(DichloroSilane; DCS)를 소스로 한 HTO(high temperature oxide)막 또는 N2O가스를 소스로 한 HTO막 중 어느 하나로 형성할 수 있다. 이 식각마스크용 산화막(20)은 이후 수행하는 식각공정시 하부막질들의 식각손상을 방지하기 위한 버퍼층의 역할을 한다.The etching mask oxide film 20 is formed to a thickness of about 400 ~ 600Å by LP-CVD at a pressure of about 1 to 3torr and a temperature of about 810 ~ 850 ℃, source of SiH 2 Cl 2 (DichloroSilane; DCS) The HTO film can be formed of either a high temperature oxide (HTO) film or an HTO film sourced from an N 2 O gas. The etching mask oxide film 20 serves as a buffer layer to prevent etch damage of the lower layers during the etching process.
상기 결과물의 소정영역에 포토레지스트 패턴(PR)을 형성하고, 이를 식각마스크로 식각공정을 수행하여 플로팅게이트전극을 형성한다. 이어서 상기 포토레지스트 패턴(PR)은 스트립 공정을 통해 제거한다.The photoresist pattern PR is formed on a predetermined region of the resultant, and the etching process is performed using an etching mask to form a floating gate electrode. Subsequently, the photoresist pattern PR is removed through a strip process.
도 2를 참조하면, 상기 형성된 플로팅게이트전극 전면에 질화막을 형성한 후 에치백 공정을 수행하여 상기 플로팅게이트전극 상부 및 측벽에만 잔존하는 제1 스페이서(22)를 형성한다. 상기 제1 스페이서 형성용 질화막은 반응기체로서 NH3와 SiH2Cl2가스를 이용하여 1~ 3torr 정도의 압력 및 650~ 800℃ 정도의 온도에서 LP- CVD법으로 50~ 65Å 정도의 두께로 형성한다.Referring to FIG. 2, a nitride film is formed on the entire surface of the floating gate electrode, and an etch back process is performed to form first spacers 22 remaining only on the floating gate electrode and on sidewalls. The first spacer forming nitride film is formed to a thickness of about 50 to 65 kPa by LP-CVD at a pressure of about 1 to 3 torr and a temperature of about 650 to 800 ° C. using NH 3 and SiH 2 Cl 2 gas as a reactor body. do.
이어서, 상기 플로팅게이트전극 및 제1 스페이서(22)를 이온주입용 마스크로 하여 반도체기판(10)상에 이온주입공정을 수행하면 웰영역(24)을 형성한다. 이때의 이온주입공정은 틸티드 이온주입(Tilted ion implant)공정을 사용하는 데, 이는 웰영역(24)을 보다 넓게 형성하기 위해서이다. 종래기술에서는 플로팅게이트전극의 형성 이전에 웰영역을 형성하였지만, 본 발명에서는 플로팅게이트전극 형성 이후에 웰영역을 형성하기 때문에 종래기술보다 웰영역의 폭이 좁을 수밖에 없다. 따라서 이를 극복하기 위해 보다 넓은 웰 영역을 형성하는 틸티드 이온주입공정을 수행한다. 상기 틸티드 이온주입공정시 틸트(tilt)는 4 내지 7°정도의 각도로 하고, 도즈(dose)량은 1E15 내지 1E16 ion/㎤ 정도로 하며, 이온 주입에너지는 200 내지 250KeV정도로 하고, N형 이온을 주입할 때의 도펀트는 비소(As)나 인(P)을 이용하고, P형 이온을 주입할 때의 도펀트는 보론(B)을 이용할 수 있다. 따라서 상기 틸티드 이온주입공정의 수행을 통해 형성된 웰영역(24)으로 인해, 이후 형성될 소스/드레인영역(도 4의 32)과 상기 웰영역(24)간의 오버랩을 충분히 만들어 고전압에 의한 BVDSS(Breakdown Voltage at Drain/Source to Substrate)특성을 확보할 수 있다.Subsequently, the well region 24 is formed by performing the ion implantation process on the semiconductor substrate 10 using the floating gate electrode and the first spacer 22 as an ion implantation mask. At this time, the ion implantation process uses a tilted ion implantation process to form a wider well region 24. In the prior art, the well region was formed before the formation of the floating gate electrode. However, since the well region is formed after the floating gate electrode is formed, the width of the well region is narrower than that in the prior art. Therefore, in order to overcome this, a tilted ion implantation process for forming a wider well region is performed. In the tilted ion implantation process, the tilt is about 4 to 7 °, the dose is about 1E15 to 1E16 ion / cm 3, and the ion implantation energy is about 200 to 250 KeV, and the N-type ion As the dopant when implanting, arsenic (As) or phosphorus (P) may be used, and the dopant when implanting P-type ions may use boron (B). Therefore, due to the well region 24 formed by performing the tilted ion implantation process, there is sufficient overlap between the source / drain region (32 in FIG. 4) and the well region 24 to be formed thereafter. Breakdown Voltage at Drain / Source to Substrate)
도 3을 참조하면, 상기 반도체기판(10)내부에 형성된 웰영역(24)의 표면에 상기 플로팅게이트전극 및 제1 스페이서(22)를 이온주입용 마스크로 이온주입공정을 수행하여 문턱전압 조절용 이온이 형성된 영역(26)을 형성한다. 상기 웰영역(24)및 문턱전압 조절용 이온이 형성된 영역(26)은 상기 터널산화막(14)형성을 위한 열산화공정의 진행 후 형성된다. 따라서 종래기술에서와 같이 상기 터널산화막 형성을 위한 산화공정과 같은 고온열처리공정으로 인해, 이미 형성된 웰영역의 이온 및 문턱전압 조절용 이온이 다른 막질로 확산하여 국부적인 도핑농도의 저하를 가져오게 되고, 이로써 웰영역 및 문턱전압조절용 이온이 형성된 영역은 불균일한 이온농도분포를 가지게 되었는데, 본 발명에서는 상기와 같이 터널산화막 형성을 위한 산화공정과 같은 고온열처리공정 이후 웰영역의 이온 및 문턱전압 조절용 이온이 주입되기 때문에 인접한 다른 막질로의 확산을 방지할 수 있어, 균일한 이온농도분포를 가지는 웰영역 및 문턱전압조절용 이온이 주입된 영역을 가질 수 있다. 상기 문턱전압조절용 이온이 형성된 영역(26)을 형성하기 위한 이온주입 공정시 도즈(dose)량은 1E16 내지 1E17 ion/㎤ 정도로 하며, 이온 주입에너지는 10 내지 15KeV 정도로 하고, N형 이온을 주입할 때의 도펀트는 비소(As)나 인(P)을 이용하고, P형 이온을 주입할 때의 도펀트는 보론(B)을 이용할 수 있다.Referring to FIG. 3, an ion implantation process is performed on the surface of the well region 24 formed in the semiconductor substrate 10 by using the floating gate electrode and the first spacer 22 as an ion implantation mask to adjust the threshold voltage. The formed area 26 is formed. The well region 24 and the region 26 where the threshold voltage adjustment ions are formed are formed after the thermal oxidation process for forming the tunnel oxide layer 14. Therefore, as in the prior art, due to the high temperature heat treatment process such as the oxidation process for forming the tunnel oxide film, the ions of the well region and the ion for threshold voltage control are already diffused to the other film quality, resulting in a local doping concentration decrease. As a result, the well region and the region where the threshold voltage ions are formed have a nonuniform ion concentration distribution. In the present invention, the ions and the threshold voltage ions of the well region are changed after the high temperature heat treatment process such as the oxidation process for forming the tunnel oxide film. Since it is implanted, diffusion to other adjacent membranes can be prevented, so that a well region having a uniform ion concentration distribution and an ion implanted region for threshold voltage regulation can be provided. In the ion implantation process for forming the region 26 in which the threshold voltage control ions are formed, the dose is about 1E16 to 1E17 ions / cm 3, and the ion implantation energy is about 10 to 15 KeV, and the N-type ions are implanted. Arsenic (As) or phosphorus (P) may be used for the dopant at the time, and boron (B) may be used for the dopant at the time of implanting the P-type ions.
도 4를 참조하면, 상기 결과물상부 전면에 콘트롤게이트전극용 제2 폴리실리콘막을 형성하고, 상기 제2 폴리실리콘막의 소정영역에 포토레지스트 패턴(미도시)을 형성한 후 이를 식각마스크로 식각하여 콘트롤게이트전극(28)을 형성한다. 상기 콘트롤게이트전극용 제2 폴리실리콘막은 SiH4또는 SiH6와 같은 Si 소스 가스와 PH3가스를 이용한 LP- CVD법을 통해 500~ 550℃ 정도의 온도 및 0.1~ 3torr 정도의 압력조건에서 70~ 150Å 정도의 두께로 형성할 수 있다. 상기 결과물 전면에 질화막을 형성한 후 에치백공정을 통해 콘트롤게이트전극 측벽에 제2 스페이서(30)를 형성한다. 상기 제2 스페이서용 질화막은 반응기체로서 NH3와 SiH2Cl2가스를 이용하여 1~ 3torr 정도의 압력 및 650~ 800℃ 정도의 온도에서 LP- CVD법으로 50~ 65Å 정도의 두께로 형성할 수 있다. 상기 제2 스페이서(30)는 웰영역(24) 및 문턱전압 조절용 이온이 형성된 영역(26)에 이후 수행할 이온주입공정으로 소스/드레인영역을 형성하기 위한 이온주입용 마스크이다. 이어서 상기 제2 스페이서(30)를 이온주입용 마스크로 하여 상기 웰영역(24) 및 문턱전압조절용 이온이 형성된 영역(26)에 이온주입공정을 수행하여 소스/드레인영역(32)을 형성한다. 따라서 콘트롤게이트전극과 플로팅게이트전극이 구비된 플래시메모리소자의 형성을 완료한다.Referring to FIG. 4, a second polysilicon film for a control gate electrode is formed on the entire surface of the resultant portion, a photoresist pattern (not shown) is formed on a predetermined region of the second polysilicon film, and then, an etch mask is used to control the same. The gate electrode 28 is formed. The second polysilicon film for the control gate electrode is 70- at a temperature of about 500 to 550 ° C. and a pressure of about 0.1 to 3 torr by LP-CVD using a Si source gas such as SiH 4 or SiH 6 and a PH 3 gas. It can be formed to a thickness of about 150Å. After forming a nitride film on the entire surface of the resultant, a second spacer 30 is formed on the sidewall of the control gate electrode through an etch back process. The nitride film for the second spacer may be formed to a thickness of about 50 to 65 Pa by LP-CVD at a pressure of about 1 to 3 tor and a temperature of about 650 to 800 ° C. using NH 3 and SiH 2 Cl 2 gas as a reactor. Can be. The second spacer 30 is an ion implantation mask for forming a source / drain region in an ion implantation process to be subsequently performed in the well region 24 and the region 26 where the threshold voltage adjustment ions are formed. Subsequently, the source / drain region 32 is formed by performing an ion implantation process on the well region 24 and the region 26 where the threshold voltage control ions are formed using the second spacer 30 as an ion implantation mask. Therefore, the formation of the flash memory device having the control gate electrode and the floating gate electrode is completed.
본 발명의 일실시예에 의하면, 터널 산화막 형성을 위한 산화공정과 같은 고온열처리공정이후 웰영역 및 문턱전압 조절용 이온이 형성된 영역을 형성하기 때문에 상기 영역들에 분포된 이온들이 인접한 다른 막질로 확산되는 것을 방지할 수 있어, 균일한 이온농도분포를 가지는 웰영역 및 문턱전압조절용 이온이 주입된 영역을 가질 수 있고, 상기 균일한 이온농도분포로 인한 험프(hump)현상의 발생을 방지한다.According to an embodiment of the present invention, since the well region and the region for forming the threshold voltage are formed after the high temperature heat treatment process such as the oxidation process for forming the tunnel oxide film, the ions distributed in the regions are diffused to other adjacent film materials. It can be prevented, and may have a well region having a uniform ion concentration distribution and a region into which the threshold voltage control ions are implanted, and prevents the occurrence of a hump phenomenon due to the uniform ion concentration distribution.
본 발명의 일실시예에서는 플래시메모리소자에 있어서 균일한 이온농도분포를 가지도록 형성하였지만, 균일한 이온농도분포를 가지기 위한 반도체소자의 공정에 관해서는 어디에도 적용할 수 있다.In one embodiment of the present invention, the flash memory device is formed to have a uniform ion concentration distribution. However, the present invention can be applied to a process of a semiconductor device having a uniform ion concentration distribution.
이상에서 살펴본 바와 같이 본 발명은 터널 산화막 형성을 위한 산화공정과 같은 고온열처리공정이후 웰영역 및 문턱전압 조절용 이온이 형성된 영역을 형성하기 때문에 상기 영역들에 분포된 이온들이 인접한 다른 막질로 확산되는 것을 방지할 수 있어, 균일한 이온농도분포를 가지는 웰영역 및 문턱전압조절용 이온이 주입된 영역을 가질 수 있고, 상기 균일한 이온농도분포로 인한 험프현상의 발생을 방지하고, 이는 소자의 특성을 개선시킬 수 있는 효과가 있다.As described above, the present invention forms a region in which the well region and the threshold voltage control ions are formed after the high temperature heat treatment process such as the oxidation process for forming the tunnel oxide film, so that the ions distributed in the regions are diffused to other adjacent membranes. It can be prevented, it may have a well region having a uniform ion concentration distribution and a region implanted with the threshold voltage control ion, prevent the occurrence of the hump phenomenon due to the uniform ion concentration distribution, which improves the characteristics of the device It can be effected.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.Although the present invention has been described in detail only with respect to specific embodiments, it is apparent to those skilled in the art that modifications or changes can be made within the scope of the technical idea of the present invention, and such modifications or changes belong to the claims of the present invention. something to do.
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