KR20050003144A - Fabricating method of semiconductor device depressing native oxide with hydrogen gas - Google Patents
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Abstract
Description
본 발명은 실리콘과 실리콘 사이의 계면에 존재하는 자연산화막을 제거한 반도체 소자 제조방법에 관한 것으로 특히, 수소(H2)가스를 이용한 환원공정을 도입하여 자연산화막을 제거한 발명이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device from which a natural oxide film existing at an interface between silicon and silicon is removed. In particular, the present invention removes a natural oxide film by introducing a reduction process using hydrogen (H 2 ) gas.
반도체 소자에서 실리콘막(Si)과 실리콘막(Si)과의 접합을 이용하여 소자를 제작하는 경우, Si 와 Si의 접합부에 생성되는 자연산화막(native oxide)은 소자 특성에 중요한 영향을 미친다.When fabricating a device using a junction between a silicon film (Si) and a silicon film (Si) in a semiconductor device, the native oxide formed on the junction between Si and Si has an important effect on device characteristics.
도1은 대기중의 오존 농도에 따른 Si-Si 계면에서 접촉저항의 변화를 보여주는 자료이다. 도1에서처럼 대기중의 오존농도가 증가하면, 접촉저항이 증가하고 있으며, 오존 농도가 0.015 PPM을 초과하면 접촉저항이 증가하는 경향이 뚜렷함을 알수 있다.1 is a data showing the change of contact resistance at the Si-Si interface according to the ozone concentration in the atmosphere. As shown in FIG. 1, when the ozone concentration in the air is increased, the contact resistance is increased, and when the ozone concentration exceeds 0.015 PPM, it can be seen that the tendency of the contact resistance is increased.
매우 작은 사이즈의 홀(예를 들면, 콘택홀)을 형성하는 경우에, 대기중의 오존 등에 의하여 실리콘의 표면은 쉽게 산화되는 경향이 있으며, 특히 고온의 열공정을 이용하여 실리콘막과 실리콘막을 접합시킬 경우에는, 접합 초기시에 다량의 자연산화막이 계면에 형성되는 문제점을 안고 있다.In the case of forming a very small sized hole (e.g., a contact hole), the surface of silicon tends to be easily oxidized by ozone in the air. In this case, there is a problem in that a large amount of natural oxide film is formed at the interface at the initial stage of bonding.
이를 도면을 참조하여 설명하면 다음과 같다. 도2는 플러그(plug) 물질로 실리콘을 사용하는 통상적인 반도체 소자의 단면을 도시한 도면이다.This will be described with reference to the drawings. 2 is a cross-sectional view of a conventional semiconductor device using silicon as a plug material.
도2를 참조하면, 실리콘 기판(10)에 활성영역과 필드영역을 정의하는 트렌치 소자분리막(11)이 형성되어 있으며, 활성영역 상에는 게이트 전극(12)(메모리 소자의 경우는 워드라인에 해당)이 형성되어 있다.Referring to FIG. 2, a trench isolation layer 11 defining an active region and a field region is formed on a silicon substrate 10, and a gate electrode 12 (in the case of a memory element, corresponds to a word line) on the active region. Is formed.
또한, 게이트 전극(12)을 포함하는 반도체 기판 상에는 제 1 층간절연막(13)이 형성되어 있으며, 상기 제 1 층간절연막(13)을 관통하여 기판(10)과 접속되어 있는 제 1 플러그 실리콘(14)이 도시되어 있다.A first interlayer insulating film 13 is formed on the semiconductor substrate including the gate electrode 12, and the first plug silicon 14 is connected to the substrate 10 through the first interlayer insulating film 13. ) Is shown.
제 1 층간절연막(13) 상에는 비트라인(16)이 형성되어 있으며, 비트라인(16)과 반도체 기판(10)을 전기적으로 연결하고 있는 비트라인 콘택(15)이 제 1 층간절연막(13)을 관통하여 형성된다.The bit line 16 is formed on the first interlayer insulating layer 13, and the bit line contact 15 electrically connecting the bit line 16 and the semiconductor substrate 10 forms the first interlayer insulating layer 13. It is formed through.
또한, 비트라인(16) 및 제 1 층간절연막(13) 상에는 제 2 층간절연막(17)이 형성되어 있으며, 상기 제 2 층간절연막(17)을 관통하여 제 1 플러그 실리콘(14)과 접속하고 있는 제 2 플러그 실리콘(18)이 형성되어 있다.In addition, a second interlayer insulating film 17 is formed on the bit line 16 and the first interlayer insulating film 13, and is connected to the first plug silicon 14 through the second interlayer insulating film 17. The second plug silicon 18 is formed.
이와같이, 실리콘과 실리콘이 서로 접촉하고 있는 계면(A)에는 전술한 바와같은 자연산화막이 존재하게 되어, 소자특성에 악영향을 미치므로 이를 제거하기 위한 공정이 적용되어 왔는데, 이에 대해 설명하면 다음과 같다.As described above, a natural oxide film as described above is present at the interface A in which silicon and silicon are in contact with each other, which adversely affects device characteristics, and thus a process for removing the same has been applied. .
먼저, 실리콘과 실리콘과의 접합을 위하여 접합부를 형성하기 위한 사진/식각공정이 진행된다. 이는, 도2를 참조하면 제 1 플러그 실리콘(14)을 형성하기 위해, 제 1 층간절연막(13)을 관통하는 콘택홀을 형성하는 공정에 해당한다.First, a photo / etch process is performed to form a junction for bonding silicon and silicon. This corresponds to a process of forming a contact hole penetrating the first interlayer insulating film 13 to form the first plug silicon 14 with reference to FIG. 2.
다음으로 사진/식각공정 후, 후처리 공정을 진행하여 실리콘 기판의 표면을 깨끗히 하는데, 이러한 후처리로는 로우파워(low power) 플라즈마(plasma)를 이용한 light etch 방식이 있다.Next, after the photo / etching process, a post-treatment process is performed to clean the surface of the silicon substrate. The post-treatment includes a light etch method using a low power plasma.
light etch 방식에서는 실리콘 벌크 기판을 300Å 이하로 제거하여 기판 표면을 클리닝하며, 이후에 습식세정이 진행된다. 습식세정 공정에서는 산화막 식각제(oxide etchant)가 사용되어 자연산화막을 제거하는데 사용된다.In the light etch method, the silicon bulk substrate is removed to 300 Å or less to clean the surface of the substrate, and then wet cleaning is performed. In the wet cleaning process, an oxide etchant is used to remove the native oxide film.
하지만 전술한 바와같은 복잡한 후 처리공정을 진행하더라도 자연산화막의 발생을 근본적으로 제어하거나 제거할 수는 없었다. 따라서, 이와같은 자연산화막은 콘택저항을 증가시키는 등의 소자열화의 원인이 되고 있으며, 메모리 소자의 경우 데이터 저장 전압의 감소와 누설전류의 원인이 되고 있다.However, even after the complicated post-treatment process described above, it was not possible to fundamentally control or remove the occurrence of the natural oxide film. Therefore, such a natural oxide film causes deterioration of the device such as increasing contact resistance, and in the case of a memory device, it causes a decrease in data storage voltage and a leakage current.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, H2가스를 이용한 환원공정을 적용하여 자연산화막을 억제한 반도체 소자의 제조방법을 제공함을 그목적으로 한다.The present invention is to solve the above-mentioned conventional problems, and to provide a method for manufacturing a semiconductor device suppressing the natural oxide film by applying a reduction process using H 2 gas.
도1은 공기중의 오존 농도와 자연산화막과의 관계를 도시한 그래프,1 is a graph showing the relationship between ozone concentration in air and natural oxide film;
도2는 통상적인 반도체 소자에서 실리콘과 실리콘과의 접합을 이용하는 경우를 도시한 소자 단면도,2 is a cross-sectional view of a device illustrating a case where a junction between silicon and silicon is used in a conventional semiconductor device;
도3은 본 발명의 일실시예에 따른 자연산화막 제거공정을 거치기 전에 실리콘과 산소원자와의 불안정한 결합을 도시한 도면,3 is a view illustrating an unstable coupling of silicon and oxygen atoms before the natural oxide film removing process according to an embodiment of the present invention;
도4는 본 발명의 일실시예에 따른 자연산화막 제거공정을 거친 후의 결합을 도시한 도면,4 is a view showing the coupling after the natural oxide film removing process according to an embodiment of the present invention,
도5는 본 발명의 일 실시예에 따른 반도체 소자 제조공정에서 온도와 압력의 관계를 도시한 그래프.5 is a graph showing a relationship between temperature and pressure in a semiconductor device manufacturing process according to an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 실리콘 기판10: silicon substrate
11 : 트렌치 소자분리막11: trench isolation film
12 : 게이트 전극12: gate electrode
13 : 제 1 층간절연막13: first interlayer insulating film
14 : 제 1 플러그 실리콘14: first plug silicone
15 : 비트라인 콘택15: bitline contact
16 : 비트라인16: bit line
17 : 제 2 층간절연막17: second interlayer insulating film
18 : 제 2 플러그 실리콘18: second plug silicon
상기한 목적을 달성하기 위한 본 발명은, 기판상에 하부 실리콘막을 형성하는 단계; 상기 하부 실리콘막과의 접합을 위한 접합부를 웨이퍼 상에 형성하는 단계; 세정공정을 진행하는 단계; 실리콘 증착장비에 상기 웨이퍼를 장입하고, H2가스를 이용한 환원공정을 수행하여 자연산화막을 제거하는 단계; 및 상기 하부 실리콘막과 접속하는 상부 실리콘막을 형성하는 단계를 포함하여 이루어진다.The present invention for achieving the above object, forming a lower silicon film on a substrate; Forming a junction on the wafer for bonding with the lower silicon film; Proceeding with the cleaning process; Inserting the wafer into a silicon deposition apparatus and performing a reduction process using H 2 gas to remove the native oxide film; And forming an upper silicon film in contact with the lower silicon film.
본 발명은 수소(H2) 가스를 이용한 환원공정을 적용하여 실리콘막과 실리콘 막 사이의 계면에 존재하는 자연산화막을 제거한 반도체 소자 제조방법에 관한 것으로, 실리콘막 사이의 계면에 존재하는 불안정한 Si-O 결합의 산소를 환원시켜 자연산화막을 억제한 발명이다.The present invention relates to a method for fabricating a semiconductor device in which a natural oxide film existing at an interface between a silicon film and a silicon film is removed by applying a reduction process using hydrogen (H 2 ) gas. It is the invention which suppressed natural oxide film by reducing oxygen of O bond.
또한, 본 발명에서는 하부 실리콘막(제 1 플러그 실리콘)이 비정질 상태인 경우에는, 상기의 수소 환원공정을 저온에서 수행함으로써 하부 실리콘막(제 1 플러그 실리콘)을 비정질 상태로 유지할 수 있도록 하여, 콘택저항을 감소시켰다.In the present invention, when the lower silicon film (the first plug silicon) is in an amorphous state, the hydrogen reduction process is performed at a low temperature so that the lower silicon film (the first plug silicon) can be maintained in the amorphous state, thereby making contact. Reduced resistance.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention.
도2는 종래기술에서 설명한 바와같이 플러그(plug) 물질로 실리콘을 사용하는 통상적인 반도체 소자의 단면을 도시한 도면으로, 이를 참조하여 본 발명의 일실시예를 설명한다.2 is a cross-sectional view of a conventional semiconductor device using silicon as a plug material as described in the prior art, with reference to this an embodiment of the present invention.
먼저 도2를 참조하면, 실리콘막과 실리콘막과의 계면(A)으로는 2개의 계면이 도시되어 있으며, 따라서 본 발명의 일실시예에 따른 수소 환원공정도 2 회에 걸쳐서 진행된다.First, referring to FIG. 2, two interfaces are illustrated as the interface A between the silicon film and the silicon film. Therefore, the hydrogen reduction process according to the exemplary embodiment of the present invention is also performed twice.
즉, 실리콘 기판(10)과 제 1 플러그 실리콘(14) 사이의 자연산화막을 제거하기 위한 제 1 수소환원공정과, 제 1 플러그 실리콘(14)과 제 2 플러그 실리콘(18) 사이의 자연산화막을 제거하기 위한 제 2 수소환원공정이 진행된다.That is, the first hydrogen reduction process for removing the natural oxide film between the silicon substrate 10 and the first plug silicon 14 and the natural oxide film between the first plug silicon 14 and the second plug silicon 18 are performed. A second hydrogen reduction step for removal proceeds.
이와같은 점을 참조하여 설명하면 먼저, 반도체 기판 상에 일련의 소자(소자분리막, 게이트 전극, 제 1 층간절연막 등)들을 형성하고 실리콘 접합을 위한 콘택홀을 형성하기까지의 공정은 종래기술과 동일하다.Referring to this point, first, a process of forming a series of elements (element isolation film, gate electrode, first interlayer insulating film, etc.) on a semiconductor substrate and forming a contact hole for silicon bonding is the same as in the prior art. Do.
도2를 참조하면, 실리콘 기판(10) 상에 활성영역과 필드영역을 정의하는 트렌치 소자분리막(11)이 형성되어 있으며, 활성영역 상에는 게이트 전극(12)(메모리 소자의 경우는 워드라인에 해당)이 형성되어 있다.Referring to FIG. 2, a trench isolation layer 11 defining an active region and a field region is formed on a silicon substrate 10, and a gate electrode 12 (in the case of a memory device, corresponds to a word line) on the active region. ) Is formed.
즉, 반도체 기판 상에 제 1 층간절연막(13)을 형성한 후, 사진/식각공정을 통해 상기 제 1 층간절연막(13)을 선택적으로 식각하여 상기 반도체 기판(10)의 일정영역을 노출시키는 콘택홀을 형성한다.That is, after forming the first interlayer insulating film 13 on the semiconductor substrate, the contact selectively exposes a predetermined region of the semiconductor substrate 10 by selectively etching the first interlayer insulating film 13 through a photo / etch process. Form a hole.
이와같이 콘택홀을 형성한 이후에, 실리콘 기판 표면의 세정을 위한 후처리 공정을 진행한다. 후처리 공정으로는 통상적으로 적용되는 습식세정 또는 Lightetch를 이용한 건식 세정공정이 적용될 수 있다.After forming the contact holes as described above, a post-treatment process for cleaning the surface of the silicon substrate is performed. As a post-treatment process, a conventional wet cleaning process or a dry cleaning process using lightetch may be applied.
다음으로 웨이퍼를 실리콘 증착장비로 장입한다. 본 발명의 일실시예에서 사용된 실리콘 증착장비는 저압화학기상증착(Low Pressure Chemical Vapor Deposition : LPCVD) 장비이며 싱글(single) 타입 또는 배치(batch) 타입의 LPCVD 장비를 사용할 수있다.Next, the wafer is charged into a silicon deposition apparatus. Silicon deposition equipment used in one embodiment of the present invention is a low pressure chemical vapor deposition (Low Pressure Chemical Vapor Deposition (LPCVD) equipment) and may be used as a single (single) type or batch (batch) type LPCVD equipment.
이러한 저압화학기상증착 장비 내의 압력은 소자의 집적도와 콘택홀의 깊이에 따라서 변동이 있을 수 있으나, 0.01 ∼ 100 Torr 이내의 압력을 안정적으로 유지하도록 한다.The pressure in the low pressure chemical vapor deposition equipment may vary depending on the integration of the device and the depth of the contact hole, but to maintain a stable pressure within 0.01 ~ 100 Torr.
그리고, 본 발명의 일실시예에서는 웨이퍼를 저압화학기상 증착 장비로 장입할때, 자연산화막의 생성을 최소화하기 위하여 불활성 가스(He, Ne, Ar 등)를 이용한 퍼지(purge) 공정을 추가로 수행하였다.In addition, in an embodiment of the present invention, when the wafer is charged into a low pressure chemical vapor deposition apparatus, a purge process using an inert gas (He, Ne, Ar, etc.) is further performed to minimize generation of a natural oxide film. It was.
다음으로, 챔버내의 압력이 0.01 ∼ 100 Torr 의 상태를 안정적으로 유지한 이후에, 제 1 수소 환원공정이 진행된다. 즉, H2가스를 플로우시켜 실리콘 기판 표면에 존재하는 산소를 환원시킨다. 이와같은 제 1 수소 환원공정은 0.01 ∼ 100 Torr 의 압력과 400 ∼ 700℃ 의 온도범위에서 진행된다.Next, after the pressure in a chamber maintains the state of 0.01-100 Torr stably, a 1st hydrogen reduction process advances. That is, H 2 gas is flowed to reduce oxygen existing on the surface of the silicon substrate. This first hydrogen reduction process is carried out at a pressure of 0.01 to 100 Torr and a temperature range of 400 to 700 ℃.
챔버로 유입된 H2가스와 실리콘 기판 표면에 존재하는 산소(O2)와의 반응은 2 단계로 일어나며, 다음과 같은 반응식으로 표현할 수 있다.The reaction between H 2 gas introduced into the chamber and oxygen (O 2 ) present on the surface of the silicon substrate occurs in two stages, and can be expressed by the following reaction formula.
제 1 단계 반응 : 2SiOx(s) + 2H2→2SiOx-1(s) + H2O(g) + 2H(g)First stage reaction: 2SiO x (s) + 2H 2 → 2SiO x-1 (s) + H 2 O (g) + 2H (g)
제 2 단계 반응 : 2SiOx-1(s) + 2H2→2SiO(s) + H2O(g) + 2H(g)2nd step reaction: 2SiO x-1 (s) + 2H 2 → 2SiO (s) + H 2 O (g) + 2H (g)
이와같은 반응을 통해 실리콘 기판표면의 불안정한 Si-O 결합에 존재하는 산소는 수소에 의해 환원되므로, 자연산화막이 제거된다.Through this reaction, the oxygen present in the unstable Si-O bond on the surface of the silicon substrate is reduced by hydrogen, so that the natural oxide film is removed.
도3은 수소가스를 플로우 시키기 전에 실리콘 기판 표면에 존재하는 불안정한 Si-O 결합을 도시한 도면이고, 도4는 본 발명의 일실시예에 따른 수소가스를 플로우 시킨 후에 산소가 환원되어 자연산화막이 제거된 모습을 도시한 도면으로, 전술한 바와같은 2 단계 반응을 통해 실리콘막의 표면에 존재하는 자연산화막이 제거된다.3 is a diagram illustrating an unstable Si-O bond present on a surface of a silicon substrate before flowing hydrogen gas, and FIG. 4 is a diagram showing a natural oxide film in which oxygen is reduced after flowing hydrogen gas according to an embodiment of the present invention. In the drawing, the natural oxide film existing on the surface of the silicon film is removed through the two-step reaction as described above.
다음으로 SiH4, Si2H6등의 소스가스를 사용하여 제 1 플러그 실리콘(14)을 증착하는데, 제 1 플러그 실리콘은 비정질 상태로 증착되었다가 후속 열공정을 통해 결정상태로 변형되거나, 또는 처음부터 결정상태로 증착될 수도 있다.Next, the first plug silicon 14 is deposited using a source gas such as SiH 4 , Si 2 H 6, and the like. The first plug silicon is deposited in an amorphous state and then transformed into a crystalline state through a subsequent thermal process, or It may be deposited in a crystalline state from the beginning.
제 1 플러그 실리콘(14)이 비정질 상태인 경우 또는 결정상태인 경우에 따라, 후속으로 진행되는 제 2 수소 환원공정에 변화가 있을 수 있는데, 이에 대해서는 후술한다. 제 1 플러그 실리콘(14)을 증착한 이후에는 인-시츄 도핑공정이 진행된다.According to the case where the first plug silicon 14 is in an amorphous state or in a crystalline state, there may be a change in the subsequent second hydrogen reduction process, which will be described later. After depositing the first plug silicon 14, an in-situ doping process is performed.
다음으로 도2에 도시된 바와같이 비트라인(16) 및 비트라인 콘택(15)을 형성하고 그 상부에 제 2 층간절연막(17)을 형성한다.Next, as shown in FIG. 2, the bit line 16 and the bit line contact 15 are formed, and a second interlayer insulating film 17 is formed thereon.
다음으로 제 2 층간절연막(17)의 일정부분을 선택적으로 식각하여 제 1 플러그 실리콘(14)을 노출시키는 콘택홀을 형성한다.Next, a portion of the second interlayer insulating layer 17 is selectively etched to form a contact hole exposing the first plug silicon 14.
이와같이 콘택홀을 형성한 이후에, 제 1 플러그 실리콘(14) 표면을 세정하기위한 후처리 공정을 진행하고 웨이퍼를 저압 화학기상증착 장비로 장입하는데, 이러한 후처리 공정 및 불활성 가스를 이용한 퍼지 공정은 전술한 바와 동일한 공정이므로 이에 대해서는 상술하지 않는다.After the contact hole is formed in this manner, a post-treatment process for cleaning the surface of the first plug silicon 14 is performed and the wafer is charged into a low pressure chemical vapor deposition apparatus. The post-treatment process and the purge process using an inert gas Since the same process as described above, it will not be described in detail.
다음으로, 챔버내의 압력이 0.01 ∼ 100 Torr 인 상태를 안정적으로 유지한 이후에, 제 2 수소 환원공정이 진행된다. 이러한, 제 2 수소환원공정이 수행되는 온도는 제 1 플러그 실리콘(14)이 비정질 상태인가 아니면 결정상태인가에 따라서 변화될 수 있다.Next, after stably maintaining the state in which the pressure in a chamber is 0.01-100 Torr, a 2nd hydrogen reduction process advances. The temperature at which the second hydrogen reduction process is performed may vary depending on whether the first plug silicon 14 is in an amorphous state or a crystalline state.
만일, 제 1 플러그 실리콘(14)이 비정질 상태인 경우에는 400℃ 이하의 저온에서 제 2 수소환원공정이 진행되며, 결정상태인 경우에는 400 ∼ 700℃ 사이의 온도에서 제 2 수소환원공정이 진행된다.If the first plug silicon 14 is in an amorphous state, the second hydrogen reduction process is performed at a low temperature of 400 ° C or lower, and in the crystalline state, the second hydrogen reduction process is performed at a temperature of 400 to 700 ° C. do.
이에 대해 상세히 설명하면 다음과 같다. 전술한 바와 같이, 제 1 플러그 실리콘(14)은 처음에는 비정질 상태로 증착되었다가 후속 열공정을 통해 결정상태로 변화되어 플러그로 사용되는 경우가 있으며, 또는 처음부터 결정상태로 증착되어 플러그로 사용되는 경우가 있을 수 있다.This will be described in detail below. As described above, the first plug silicon 14 is first deposited in an amorphous state and then changed into a crystalline state through a subsequent thermal process to be used as a plug, or is deposited from the beginning and used as a plug. There may be occasions.
이때, 처음부터 결정상태의 제 1 플러그 실리콘을 형성했을 경우의 그레인(grain) 사이즈와 비정질 상태에서 결정상태로 변화시켰을 경우의 그레인 사이즈를 비교하여 보면, 비정질 상태에서 결정상태로 변화시켰을 경우의 그레인 사이즈가 처음부터 결정상태인 경우에 비해 더 크다. 이와같은 그레인 사이즈의 증가는 저항의 감소를 가져오므로, 이를 감안하여 제 2 수소환원공정의 공정온도를 설정한다.At this time, when comparing the grain size when forming the first plug silicon in the crystalline state and the grain size when changing from the amorphous state to the crystalline state, the grain when changing from the amorphous state to the crystalline state It is larger in size than it is in the crystal state from the beginning. Since the increase in grain size leads to a decrease in resistance, the process temperature of the second hydrogen reduction process is set in consideration of this.
즉, 제 1 플러그 실리콘(14)이 비정질 상태로 증착된 경우에는, 상온 내지 400℃ 이하의 저온에서 제 2 수소환원공정을 진행함으로써, 비정질 상태의 제 1 플러그 실리콘(14)이 결정상태로 변화하는 것을 억제한다.That is, when the first plug silicon 14 is deposited in an amorphous state, the second hydrogen reduction process is performed at a low temperature of room temperature to 400 ° C. or lower, whereby the first plug silicon 14 in the amorphous state is changed into a crystalline state. Suppress it.
또한, 제 1 플러그 실리콘(14)이 결정상태로 변화된 경우에는, 비정질 상태에 비해 실리콘 표면의 Si-O 결합력이 더 세므로, 제 2 수소 환원공정에서 산소가 환원될 확률이 적다. 이와같은 이유에서도, 제 1 플러그 실리콘을 비정질 상태로 유지하는 것이 바람직하다.In addition, when the first plug silicon 14 is changed to the crystalline state, since the Si-O bonding force of the silicon surface is stronger than that of the amorphous state, oxygen is less likely to be reduced in the second hydrogen reduction step. Even for this reason, it is preferable to keep the first plug silicon in an amorphous state.
만일, 제 1 플러그 실리콘(14)이 처음부터 결정상태로 증착되었다면, 전술한 바와같은 400℃ 이하의 저온이 필요치 않으므로, 이때는 400 ∼ 700℃ 의 온도에서 제 2 수소환원공정을 진행한다.If the first plug silicon 14 is deposited in a crystalline state from the beginning, since the low temperature of 400 ° C or lower as described above is not necessary, the second hydrogen reduction process is performed at a temperature of 400 to 700 ° C.
제 2 수소 환원공정 역시, 전술한 2 단계 반응을 통해 산소를 환원시켜 자연산화막을 제거하게 된다.In the second hydrogen reduction process, oxygen is reduced through the two-step reaction described above to remove the natural oxide film.
이와같은 제 2 수소환원공정이 완료된 이후에, 인-시츄 도핑 공정이 진행되는데, 본 발명의 일실시예에서는 PH3가스를 플로우 시켜 인(P)을 도핑한다. 이때, 희석가스로는 H2, N2, Ar, SiH4등이 사용된다. 다음으로 SiH4, Si2H6등의 소스가스를 사용하여 제 2 플러그 실리콘(18)을 증착한다.After the second hydrogen reduction process is completed, an in-situ doping process is performed. In an embodiment of the present invention, the phosphorus (P) is doped by flowing PH 3 gas. At this time, H 2 , N 2 , Ar, SiH 4 or the like is used as the diluting gas. Next, the second plug silicon 18 is deposited using a source gas such as SiH 4 , Si 2 H 6, or the like.
도5는 본 발명의 일실시예에 따른 제 2 수소 환원공정시의 온도변화와 압력변화를 도시한 그래프로서 이를 참조하면, 웨이퍼가 LPCVD 장비내로 장입된 공정 초기에는 챔버내의 압력은 상압(760 Torr)을 유지하고 있다.5 is a graph showing the temperature change and the pressure change during the second hydrogen reduction process according to an embodiment of the present invention. Referring to this, when the wafer is charged into the LPCVD apparatus, the pressure in the chamber is at atmospheric pressure (760 Torr). ).
도5를 참조하면 압력펌프가 작동함에 따라 챔버내의 압력은 점차로 감소하게 되며, 0.01 Torr 정도의 저압으로 압력을 안정적으로 유지시키고, 기판온도도 서서히 증가시킨다.Referring to FIG. 5, as the pressure pump operates, the pressure in the chamber gradually decreases, the pressure is stably maintained at a low pressure of about 0.01 Torr, and the substrate temperature is also gradually increased.
또한, 도5를 참조하면 수소 환원공정을 위해 챔버내로 수소가 주입되면 챔버내의 압력이 증가하고 있음을 알 수 있으며, 이때의 챔버 온도는 2 가지 선으로 표현되어 있다.In addition, referring to Figure 5 it can be seen that when the hydrogen is injected into the chamber for the hydrogen reduction process, the pressure in the chamber is increased, the chamber temperature at this time is represented by two lines.
즉, 실선으로 표시된 온도는 400℃ 이하의 온도에서 제 2 수소 환원공정이 진행됨을 표시한 것으로, 이는 제 1 플러그 실리콘이 비정질 상태로 증착된 경우에, 제 1 플러그 실리콘을 비정질 상태를 유지하기 위하여 400℃ 이하에서 수소환원공정이 진행됨을 나타낸다.That is, the temperature indicated by the solid line indicates that the second hydrogen reduction process is performed at a temperature of 400 ° C. or lower, which is to maintain the amorphous state of the first plug silicon when the first plug silicon is deposited in an amorphous state. It shows that the hydrogen reduction process proceeds below 400 ℃.
또한, 점선으로 표시된 온도는 400 ∼ 700℃ 에서 제 2 수소환원공정이 진행됨을 표시한 것이다.In addition, the temperature indicated by the dotted line indicates that the second hydrogen reduction process proceeds at 400 ~ 700 ℃.
이와같이 제 2 수소환원공정이 진행된 이후에, 실리콘 증착을 위한 소스가스인 SiH4, Si2H6가스 등이 챔버로 유입되어 챔버의 압력이 증가하고 있으며, 400 ∼ 650℃ 의 온도에서 실리콘이 증착되고 있음을 알 수 있다.After the second hydrogen reduction process proceeds as described above, SiH 4 , Si 2 H 6 gas, which is a source gas for silicon deposition, is introduced into the chamber to increase the pressure of the chamber, and silicon is deposited at a temperature of 400 to 650 ° C. It can be seen that.
전술한 바와 같은 본 발명을 반도체 소자의 제조에 적용할 경우, 실리콘막과 실리콘 막 사이의 계면에 존재하는 자연산화막을 억제할 수 있어, 콘택저항의 감소, 데이터 보유시간 증가, 리프레쉬 타임의 증가와 같은 소자특성의 향상을 가져올 수 있다.When the present invention as described above is applied to the manufacture of semiconductor devices, it is possible to suppress the natural oxide film present at the interface between the silicon film and the silicon film, thereby reducing contact resistance, increasing data retention time, and increasing refresh time. The same device characteristics can be improved.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.As described above, the present invention is not limited to the above-described embodiments and the accompanying drawings, and the present invention may be variously substituted, modified, and changed without departing from the spirit of the present invention. It will be apparent to those of ordinary skill in the art.
본 발명을 적용하면, 실리콘 막 사이의 자연산화막을 억제할 수 있기 때문에, 미세 콘택홀에서의 콘택저항의 감소, 메모리 소자에서 데이터 보유시간의 증가 및 리프레쉬 타임의 증가와 같이 소자특성이 향상되는 효과가 있다.According to the present invention, since the natural oxide film between the silicon films can be suppressed, device characteristics are improved, such as a decrease in contact resistance in the fine contact holes, an increase in data retention time in the memory device, and an increase in refresh time. There is.
Claims (5)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030043280A KR20050003144A (en) | 2003-06-30 | 2003-06-30 | Fabricating method of semiconductor device depressing native oxide with hydrogen gas |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (1)
Publication Number | Publication Date |
---|---|
KR20050003144A true KR20050003144A (en) | 2005-01-10 |
Family
ID=37218381
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020030043280A KR20050003144A (en) | 2003-06-30 | 2003-06-30 | Fabricating method of semiconductor device depressing native oxide with hydrogen gas |
Country Status (1)
Country | Link |
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KR (1) | KR20050003144A (en) |
-
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