KR20050002094A - Method for forming a metal line in semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히, 금속박막을 증착하기 위한 증착공정을 개선시켜 금속배선의 비저항을 감소시킴으로써 반도체 소자의 성능과 안정성을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming metal wiring of a semiconductor device, and in particular, to improve the deposition process for depositing a metal thin film, thereby reducing the specific resistance of the metal wiring, thereby improving the performance and stability of the semiconductor device. It relates to a formation method.
금속배선을 형성하기 위한 금속박막 증착공정은 반도체 소자의 고집적화에 따라 점차 화학기상증착(Chemical Vapor Deposition; 이하, 'CVD'라 함) 방법이 채택되고 있다. 이는, CVD 방법을 이용한 금속박막 증착공정이 종횡비(aspect ratio)가 큰 콘택홀(contact hole)을 보다 효과적으로 채울수 있는 특성을 가지고 있기 때문이다. 그러나, 최근에는 금속배선의 선폭과 콘택홀의 크기가 점차 작아지면서 금속박막 자체의 비저항이 크게 증가하게 되었다. 이로 인하여, 금속배선의 알시 시간지연(RC time delay)이 증가되어 소자의 성능과 안정성이 악화되는 문제가 발생된다.As a metal thin film deposition process for forming a metal wiring, a chemical vapor deposition (hereinafter referred to as CVD) method is gradually adopted according to high integration of semiconductor devices. This is because the metal thin film deposition process using the CVD method can more effectively fill a contact hole having a large aspect ratio. However, in recent years, as the line width of the metal wiring and the size of the contact hole gradually decrease, the specific resistance of the metal thin film itself increases. As a result, the RC time delay of the metal wiring is increased, thereby deteriorating performance and stability of the device.
이러한 문제를 해결하기 위하여, 금속배선으로 구리(Cu)와 같은 새로운 금속물질을 도입하려는 움직임이 크게 확산되고 있다. 기존의 물질에 대해서도 자체 비저항을 감소시키는 방법에 대한 연구가 진행 중에 있다. 그러나, 새로운 물질의 도입은 금속오염 문제 때문에 전용장비의 구입이나 소자 특성에 악영향 등에 대한 문제를 해결해야 하는 어려움이 있다. 따라서, 반도체 칩의 양산과 관련된 매우 효과적인 방법은 기존 물질의 비저항을 최대한 낮출 수 있는 증착조건을 개발하는 것이다.In order to solve this problem, the movement to introduce a new metal material such as copper (Cu) to the metal wiring is greatly spread. Research on reducing the resistivity of existing materials is also ongoing. However, the introduction of new materials has difficulty in solving problems such as the purchase of dedicated equipment or adverse effects on device characteristics due to metal contamination problems. Therefore, a very effective method related to the mass production of semiconductor chips is to develop deposition conditions that can minimize the resistivity of existing materials.
따라서, 본 발명의 바람직한 실시예는 금속박막의 증착공정을 개선시켜 금속물질의 비저항을 감소시킴으로써 반도체 소자의 성능과 안정성을 향상시키는데 그 목적이 있다.Accordingly, a preferred embodiment of the present invention is to improve the performance and stability of the semiconductor device by reducing the specific resistance of the metal material by improving the deposition process of the metal thin film.
도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시한 단면도들이다.1 to 4 are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device in accordance with a preferred embodiment of the present invention.
도 5a 및 도 5b는 본 발명의 바람직한 실시예에 따라 형성된 텅스텐층의 평면 TEM 사진들이다.5A and 5B are planar TEM photographs of a tungsten layer formed according to a preferred embodiment of the present invention.
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
10 : 반도체 기판 12 : 하부층10 semiconductor substrate 12 lower layer
14 : 층간 절연막 16 : 콘택홀14 interlayer insulating film 16 contact hole
18 : 확산 방지막 20 : 시드층18: diffusion barrier film 20: seed layer
22 : 금속층(텅스텐층)22: metal layer (tungsten layer)
본 발명의 일측면에 따르면, 하부층이 노출되도록 콘택홀이 형성된 반도체 기판이 제공되는 단계와, 전체 구조 상부면의 단차를 따라 비정질 금속박막으로 시드층이 형성되는 단계와, 상기 콘택홀이 매립되도록 금속층이 형성되는 단계를 포함하는 금속배선 형성방법이 제공된다.According to an aspect of the present invention, there is provided a semiconductor substrate in which contact holes are formed to expose a lower layer, a seed layer is formed of an amorphous metal thin film along a step of an upper surface of the entire structure, and the contact holes are buried. Provided is a method for forming metal wiring, including forming a metal layer.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.
도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위하여 도시된 단면도들이다. 여기서, 도 1 내지 도 4에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소이다.1 to 4 are cross-sectional views illustrating a method of forming metal wirings of a semiconductor device in accordance with a preferred embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 1 to 4 are the same components having the same function.
도 1을 참조하면, 소정의 반도체 구조물층 상에 하부층(12)이 형성된 반도체기판(10)이 제공된다. 여기서, 반도체 구조물층은 웰(well), 트랜지스터, 캐패시터, 배선층, 절연층 및 실리콘 산화막 등이 포함될 수 있다. 또한, 하부층(12)은 비트라인(bit line)이 될 수 있으며, 비트라인은 텅스텐으로 형성된다. 그런 다음, 전체 구조 상부에 층간 절연막(inter layer dielectric; 14)이 형성된다. 여기서, 층간 절연막(14)은 스핀 온(spin-on) 방식으로 증착되는 저유전막 또는 CVD(Chemical Vapor Deposition) 방식으로 증착되는 저유전막으로 형성될 수 있다. 예컨대, 저유전막으로는 SOG(Spin On Glass), SiOC, SiOF, 다공성 SiO2, USG(Un-doped Silicate Glass) 및 TEOS(TetraEthylOrtho Silicate Glass)가 있다. 이외에도, 경우에 따라서 층간 절연막(104)은 고유전막으로 형성될 수 있다. 고유전막으로는 BPSG(Bron Phosphorus Silicate Glass) 및 PSG(Phosphorus Silicate Glass)가 있다. 한편, 층간 절연막(14)은 상기의 물질들이 단층, 또는 적어도 2층으로 적층된 구조로 형성될 수 있다. 그런 다음, 리소그래피(lithography)공정에 의해 층간 절연막(14)이 식각되어 콘택홀(16)이 형성된다. 이로써, 콘택홀(16)을 통해 하부층(12)이 노출된다. 여기서, 콘택홀 대신에 듀얼 다마신 공정(dual damascene)을 위해 형성된 형성된 트렌치(trench) 및 비아홀(via hole)일 수 있다.Referring to FIG. 1, a semiconductor substrate 10 having a lower layer 12 formed on a predetermined semiconductor structure layer is provided. The semiconductor structure layer may include a well, a transistor, a capacitor, a wiring layer, an insulating layer, and a silicon oxide film. In addition, the lower layer 12 may be a bit line, and the bit line is formed of tungsten. Then, an interlayer dielectric 14 is formed over the entire structure. Here, the interlayer insulating layer 14 may be formed of a low dielectric film deposited by a spin-on method or a low dielectric film deposited by a chemical vapor deposition (CVD) method. For example, low dielectric films include spin on glass (SOG), SiOC, SiOF, porous SiO 2 , Un-doped Silicate Glass (USG), and TetraEthylOrtho Silicate Glass (TEOS). In addition, in some cases, the interlayer insulating film 104 may be formed of a high dielectric film. High-k dielectric films include BPSG (Bron Phosphorus Silicate Glass) and PSG (Phosphorus Silicate Glass). Meanwhile, the interlayer insulating layer 14 may be formed in a structure in which the above materials are stacked in a single layer or at least two layers. Then, the interlayer insulating layer 14 is etched by a lithography process to form the contact hole 16. As a result, the lower layer 12 is exposed through the contact hole 16. Here, instead of contact holes, they may be formed trenches and via holes formed for a dual damascene process.
도 2를 참조하면, 도 1에서 콘택홀(16)이 형성된 후 전체 구조 상부의 단차를 따라 확산 방지막(18)이 형성된다. 상기 확산 방지막(18)은 TiN, TiW, Ti, Ta, TaN, WN, W, Ru, Ir 및 Zr 중 어느 하나로 형성되거나, 이들이 적어도 2층으로 적층된 구조로 형성될 수 있다. 확산 방지막(18)을 이루는 상기 물질들은 특성에 따라 각각 소정의 결정구조를 가지고 있다. 이러한 결정구조는 그 상부에 증착되는 금속물질의 특성에 영향을 미친다.Referring to FIG. 2, after the contact hole 16 is formed in FIG. 1, the diffusion barrier layer 18 is formed along the step of the upper portion of the entire structure. The diffusion barrier 18 may be formed of any one of TiN, TiW, Ti, Ta, TaN, WN, W, Ru, Ir, and Zr, or may have a structure in which they are stacked in at least two layers. The materials constituting the diffusion barrier 18 have a predetermined crystal structure according to their properties. This crystal structure affects the properties of the metal material deposited thereon.
일반적으로, CVD 방법을 이용한 금속박막의 증착공정은 반응기체의 유입 및 흡착단계, 표면 반응단계, 단일 금속물질이나 금속 화합물 증착단계 및 부산물 탈착단계로 이루어진다. 이러한 각 단계시 마다 미치는 주변 환경들이 모두 증착되는 금속박막의 성질에 큰 영향을 미치게 된다. 이 중에서도, 특히 표면 반응에 의한 금속원자로의 환원 및 생성된 금속원자의 안정된 사이트(site)로의 재배치 능력 등이 초기 핵생성(nucleation)에 큰 영향을 미치게 된다. 이러한 핵들의 특성이 지속되는 금속박막의 성장과정 및 특성과 큰 관계를 갖게 된다. 따라서, 금속박막을 증착하기 위한 하부층의 표면 구조가 금속박막의 특성에 미치는 영향은 매우 크게 된다.In general, the deposition process of the metal thin film using the CVD method is composed of the inlet and adsorption step of the reactant, the surface reaction step, the single metal material or metal compound deposition step and the by-product desorption step. At each of these stages, the surrounding environment has a great influence on the properties of the deposited metal thin film. Among these, in particular, reduction of metal atoms by surface reaction and rearrangement of the generated metal atoms to stable sites have a great influence on the initial nucleation. The characteristics of these nuclei have a great relationship with the growth process and characteristics of the metal thin film. Therefore, the effect of the surface structure of the lower layer for depositing the metal thin film on the properties of the metal thin film becomes very large.
한 실험예로서, 확산 방지막(18)이 TiN막으로 형성되고, 그 상부에 CVD 방법을 통해 텅스텐층이 형성된 경우를 실험하였다. 이 경우 CVD 방법에 의한 표면화학반응은 하기의 반응식1 및 반응식2와 같다. 여기서, 반응식 1은 핵생성 단계(nucleation step)에 관한 반응식이고, 반응식2는 벌크 단계(bulk step)에 관한 반응식이다.As an experimental example, the case where the diffusion barrier film 18 was formed of a TiN film and a tungsten layer was formed on the upper part by a CVD method was examined. In this case, the surface chemical reaction by the CVD method is the same as in Schemes 1 and 2. Here, Scheme 1 is a reaction for the nucleation step, Scheme 2 is a reaction for the bulk step.
상기 반응식1 및 반응식2에 나타난 바와 같이, 벌크 단계만으로는 초기 텅스텐 핵을 생성시키기 어렵고, 벌크 단계시 WF6이 확산 방지막(18) 및 하부층(12)으로 침투되어 공격(attack)을 가한다. 이 때문에 반응식1과 같이 핵생성 단계를 진행한 후 반응식2와 같이 벌크 단계를 진행하여 텅스텐층을 형성시킨다. 이경우, 핵생성 단계에서 연속적으로 그레인(grain)이 성장되어 텅스텐막이 증착된다. 이때, 텅스텐막은 작은 그레인 크기로 주상(columnar) 성장되며, 그레인이 서로 연속적으로 연결되도록 최소한 400Å 이상으로 증착된다. 이에 따라, 텅스텐막의 비저항이 크게 높아지게 된다. 또한, 핵생성 단계에서 환원가스로 SiH4가 사용되기 때문에 실리콘 불순물에 의한 텅스텐막의 비저항이 크게 높아지게 된다. 벌크 단계에서 형성된 텅스텐 금속의 비저항은 보통 5.3μΩcm이 되지만, 상기에서 설명한 이유 때문에 핵생성 단계에서 형성된 텅스텐막의 비저항은 15μΩcm 내지 20μΩcm 정도로 높아지게 된다.As shown in Scheme 1 and Scheme 2, it is difficult to generate the initial tungsten nucleus by the bulk step alone, and during the bulk step, WF 6 penetrates into the diffusion barrier 18 and the lower layer 12 to attack. For this reason, a nucleation step is performed as in Scheme 1, and a bulk step is performed as in Scheme 2 to form a tungsten layer. In this case, grains are continuously grown in the nucleation step to deposit a tungsten film. At this time, the tungsten film is columnar grown to a small grain size, and is deposited at least 400 kPa so that the grains are continuously connected to each other. As a result, the specific resistance of the tungsten film is greatly increased. In addition, since SiH 4 is used as the reducing gas in the nucleation step, the specific resistance of the tungsten film due to silicon impurities is greatly increased. The specific resistance of the tungsten metal formed in the bulk step is usually 5.3 μm cm, but for the reasons described above, the specific resistance of the tungsten film formed in the nucleation step is increased to about 15 μm cm to 20 μm cm.
일반적으로, 금속박막의 비저항은 하기의 수학식1과 같이 여러가지 인자들에 의한 비저항 성분들의 합으로 나눌 수 있다. 하기에서, 'ρthermal'는 열에 의한 인자, 'ρimpurity'는 불순물에 의한 인자, 'ρsurface scattering'는 막 두께에 따른 표면산란에 의한 인자, 'ρgrain boundary scattering'는 그레인 바운더리 산란에 의한 인자, 'ρetc'는 기타 인자이다.In general, the resistivity of a metal thin film can be divided into the sum of resistivity components caused by various factors, as shown in Equation 1 below. In the following description, 'ρ thermal ' is a factor due to heat, 'ρ impurity ' is a factor due to impurities, 'ρ surface scattering ' is a factor due to surface scattering according to the film thickness, and 'ρ grain boundary scattering ' is due to grain boundary scattering. The argument, ρ etc , is another argument.
[수학식 1][Equation 1]
ρtotal= ρthermal+ ρimpurity+ ρsurface scattering+ ρgrain boundary scattering+ ρetc ρ total = ρ thermal + ρ impurity + ρ surface scattering + ρ grain boundary scattering + ρ etc
상기 수학식1에 나타난 바와 같이, 상기 인자들에서 가능한한 결점(defect)나 불순물 들을 제거하거나, 그레인 크기를 증가시키는 방법 등을 이용하면 금속박막의 비저항을 감소시킬 수 있다.As shown in Equation 1, the resistivity of the metal thin film can be reduced by removing defects or impurities from the factors as much as possible or increasing the grain size.
이러한 사항들을 토대로 도 3에 도시된 바와 같이, 콘택홀(16) 내부면을 포함한 전체 구조 상부면의 단차를 따라 핵생성층으로 시드층(seed layer; 18)이 증착된다. 이때, 시드층(18)은 비정질(amorphous) 금속박막으로 증착되는 것이 바람직하다. 상기 시드층(18)은 비교적 얇게 증착되도록 하며, 바람직하게는 1nm 내지 20nm의 두께로 증착된다.Based on these matters, as shown in FIG. 3, a seed layer 18 is deposited into the nucleation layer along the step of the upper surface of the entire structure including the inner surface of the contact hole 16. In this case, the seed layer 18 is preferably deposited as an amorphous metal thin film. The seed layer 18 is to be deposited relatively thin, and is preferably deposited to a thickness of 1nm to 20nm.
상기 시드층(18)을 비정질 금속박막, 예컨대 비정질 텅스텐막으로 증착해야 하는 이유에 대해 하기 표1을 통해 설명한다. 표1은 시드층(18)이 ALD(Atomic layer Deposition) 방법을 이용하여 비정질 텅스텐막으로 형성된 경우와, 다결정(polycrytal) 텅스텐막으로 형성된 경우에 있어서 여러가지 요소들을 비교한 표이다.The reason why the seed layer 18 should be deposited by using an amorphous metal thin film, for example, an amorphous tungsten film, will be described with reference to Table 1 below. Table 1 is a table comparing various elements in the case where the seed layer 18 is formed of an amorphous tungsten film using an ALD (Atomic layer Deposition) method and a polycrystalline tungsten film.
상기 표1에서 제1 실험예의 공정조건은 다음과 같다. 우선, 도 3에 도시된 바와 같이 시드층(20)을 다결정 텅스텐막으로 형성하는 경우, ALD 방법으로 WF6전구체와 환원가스로 SiH4를 이용하여 250℃ 내지 450℃의 온도와, 0.mTorr 내지 100Torr의 압력범위에서 시드층(20)이 형성된다. 이후, 도 4에 도시된 바와 같이, CVD 방법으로 WF6전구체와 환원가스로 3H2를 이용하여 300℃ 내지 1000℃의 온도범위와 1Torr 내지 100Torr의 압력범위에서 텅스텐층(22)이 형성된다(반응식2참조). 다른예로, 도 3에 도시된 바와 같이 시드층(20)을 비정질 텅스텐막으로 형성하는 경우, ALD 방법으로 WF6전구체와 환원가스로 B2H6(또는, B2H6유도체) 이용하여 250℃ 내지 450℃의 온도와 1mTorr 내지 100Torr의 압력범위에서 시드층(20)이 형성된다. 이후, 도 4에 도시된 바와 같이, 상기 방법과 동일한 CVD 방법으로 WF6전구체와 환원가스로 3H2를 이용하여 1000Å의 두께로 텅스텐층(22)이 형성된다.In Table 1, the process conditions of the first experimental example are as follows. First, as shown in FIG. 3, when the seed layer 20 is formed of a polycrystalline tungsten film, a temperature of 250 ° C. to 450 ° C. using a WF 6 precursor and a reducing gas using SiH 4 by an ALD method and a temperature of 0. mTorr The seed layer 20 is formed in a pressure range of 100 Torr. 4, a tungsten layer 22 is formed in a temperature range of 300 ° C. to 1000 ° C. and a pressure range of 1 Torr to 100 Torr by using a WF 6 precursor and 3H 2 as a reducing gas by CVD. See Scheme 2). As another example, as shown in FIG. 3, when the seed layer 20 is formed of an amorphous tungsten film, B 2 H 6 (or B 2 H 6 derivative) is used as the WF 6 precursor and the reducing gas by the ALD method. The seed layer 20 is formed at a temperature of 250 ° C. to 450 ° C. and a pressure range of 1 mTorr to 100 Torr. Thereafter, as shown in FIG. 4, the tungsten layer 22 is formed to a thickness of 1000 kW by using the WF 6 precursor and 3H 2 as the reducing gas by the same CVD method.
한편, 제2 실험예의 공정조건은 다음과 같다. ALD 방법으로 시드층(20)이 형성되고, 그 상부면에 CVD 방법으로 텅스텐층(22)이 형성되는 방법은 제1 실험예와 동일하다. 다만, CVD 방법으로 형성된 텅스텐층(22)의 두께를 두껍게 하여 전체 텅스텐의 두께가 4000Å 이상의 수준이 되도록 한 것이다.On the other hand, the process conditions of the second experimental example are as follows. The seed layer 20 is formed by the ALD method, and the tungsten layer 22 is formed on the upper surface by the CVD method in the same manner as in the first experimental example. However, the thickness of the tungsten layer 22 formed by the CVD method is increased so that the total thickness of the tungsten is 4000 kPa or more.
상기 제2 실험예를 통해 시드층(20) 상에 4000Å의 두께로 증착된 텅스텐층(22)에 대한 평면 TEM 사진들이 도 5a 및 도 5b에 도시되었다. 도 5a는 시드층(20)이 다결정 텅스텐막으로 형성된 경우의 TEM 사진이고, 도 5b는 시드층(20)이 비정질 텅스텐막으로 형성된 경우의 TEM 사진이다. 도 5a 및 도 5b에 도시된 바와 같이, 비정질 텅스텐막 상에 형성된 텅스텐층(이하, '제1 텅스텐층'이라 함)의 그레인 크기가 다결정 텅스텐막 상에 형성된 텅스텐층('제2 텅스텐층'이라 함)의 그레인 크기보다 큼을 알 수 있다. 또한, 제2 텅스텐층은 매우 균일하고 작은 그레인 크기로 주상 성장되었으나, 제1 텅스텐층은 불균일하지만 매우 큰 그레인 크기로 랜덤(random)하게 주상 성장된 것을 알 수 있다. 이와 같이, 제1 텅스텐층이 제2 텅스텐층에 비해 그레인 크기가 크기 때문에 상기 표1에 나타난 바와 같이 비저항이 작아지게 된다. 또한, 제1 및 제2 실험예에서 증착된 제1 텅스텐층의 비저항이 모두 일반적인 CVD 방법으로 증착된 텅스텐층의 비저항에 비해 작다. 예컨대, 일반적인 CVD 방법으로 증착된 텅스텐층의 비저항은 20μΩcm인데 반해, 제1 및 제2 실험예를 통해 증착된 제1 텅스텐층의 비저항은 거의 10μΩcm에 근접하고 있다.The planar TEM photographs of the tungsten layer 22 deposited on the seed layer 20 with a thickness of 4000 μs through the second example are shown in FIGS. 5A and 5B. 5A is a TEM photograph when the seed layer 20 is formed of a polycrystalline tungsten film, and FIG. 5B is a TEM photograph when the seed layer 20 is formed of an amorphous tungsten film. As shown in FIGS. 5A and 5B, the grain size of the tungsten layer (hereinafter referred to as 'first tungsten layer') formed on the amorphous tungsten film is formed on the polycrystalline tungsten film ('second tungsten layer'). It is larger than the grain size. In addition, although the second tungsten layer was columnar grown with a very uniform and small grain size, it can be seen that the first tungsten layer was columnar grown randomly with a very large grain size. As such, since the first tungsten layer has a larger grain size than the second tungsten layer, the specific resistance becomes smaller as shown in Table 1 above. In addition, the specific resistance of the first tungsten layer deposited in the first and second experimental examples is smaller than that of the tungsten layer deposited by the general CVD method. For example, the resistivity of the tungsten layer deposited by the general CVD method is 20 占 Ωcm, whereas the resistivity of the first tungsten layer deposited through the first and second experimental examples is close to 10 占 Ωcm.
그러나, 상기 표1에 나타난 바와 같이 상기 제1 텅스텐층이 상기 제2 텅스텐층에 비해 표면거칠기가 높다. 따라서, 이러한 거친 표면의 제2 텅스텐층을 그대로 사용하면 후속 패턴공정에서 브릿지(bridge)가 발생될 위험이 높다. 이러한 문제를 극복하기 위한 일환으로, 본 발명의 바람직한 실시예에서는 CMP(Chemical Mechanical Polishing) 공정을 실시한다. 도 4에서, CVD 방법을 이용하여 시드층(20) 상에는 콘택홀(16)에 보이드가 발생되지 않도록 목표치 두께보다 두껍게 금속배선용으로 텅스텐층(22)이 증착된다. 이후, CMP 공정을 실시하여 텅스텐층(22)이 원하는 높이로 평탄화되고, 이로 인하여, 비저항이 낮으면서 매우매끈한 표면을 갖는 텅스텐층(22)이 형성된다.However, as shown in Table 1, the surface roughness of the first tungsten layer is higher than that of the second tungsten layer. Therefore, if the second tungsten layer having the rough surface is used as it is, there is a high risk of generating a bridge in a subsequent pattern process. As part of overcoming this problem, in a preferred embodiment of the present invention, a chemical mechanical polishing (CMP) process is performed. In FIG. 4, a tungsten layer 22 is deposited on the seed layer 20 by using a CVD method for the metal wiring thicker than the target thickness so that no void is generated in the contact hole 16. Thereafter, the tungsten layer 22 is flattened to a desired height by performing a CMP process, thereby forming a tungsten layer 22 having a very smooth surface with a low specific resistance.
일반적으로, 종래기술에서는 필수 불가결하게 상기 반응식1과 같이 핵성성 단계가 이루어져야만 하기 때문에 실리콘 불순물이 많이 포함된 텅스텐막이 두껍게 증착될 수 밖에 없다. 하지만, 상기에서 설명한 바와 같이 본 발명의 바람직한 실시예에서는 ALD 방법으로 시드층용 텅스텐막을 증착한 후 그 상부에 CVD 방법으로 텅스텐층(22)을 증착하는 공정으로 이루어지기 때문에 종래기술에서와 같은 핵생성 단계가 필요하지 않으며, 이에 따라 상대적으로 낮은 비저항을 갖는 텅스텐층을 증착할 수 있다. 또한, 본 발명의 바람직한 실시예는 종횡비가 15 이상이 되는 깊은 콘택홀을 매립하는 공정에 적용하는 경우, ALD 방법을 이용하여 시드층을 형성함에 따라 스텝 커버리지(step coverage)가 매우 양호하게 콘택홀 벽에 증착이 가능하다. 또한, 후속 CVD 방법을 이용하여 금속배선을 형성함으로써 보이드 없이 콘택홀을 매립할 수 있다. 또한, 비저항이 매우 낮은 금속박막으로 콘택홀을 매립하기 때문에 콘택저항을 크게 개선시킬 수 있다.In general, in the prior art, a tungsten film containing a large amount of silicon impurities is inevitably deposited because a nucleophilic step must be performed as inevitably in Scheme 1. However, as described above, in the preferred embodiment of the present invention, since the tungsten layer for seed layer is deposited by ALD method and then the tungsten layer 22 is deposited by CVD method, nucleation is performed as in the prior art. A step is not necessary, and thus a tungsten layer having a relatively low resistivity can be deposited. In addition, in the preferred embodiment of the present invention, when the deep contact hole having an aspect ratio of 15 or more is applied to the process of filling the seed layer using the ALD method, the step coverage is very good. It can be deposited on the wall. In addition, contact holes can be buried without voids by forming metallization using subsequent CVD methods. In addition, since the contact holes are filled with a metal thin film having a very low specific resistance, the contact resistance can be greatly improved.
상기에서 설명한 본 발명의 바람직한 실시예에서는 ALD 방법을 이용하여 시드층으로 비정질 금속박막을 형성하였으나, 이는 일 실시예로서 비정질 금속박막 형성방법이 ALD 방법에 한정되는 것은 아니다. 또한, 금속배선을 형성하는 금속물질이 텅스텐에 한정되는 것이 아니며, Al, Cu, Pt, Ru, Co, Ti 및 Ta 중 어느 하나가 사용되거나, 이 원소들이 함유된 합금물질이 사용될 수 있다. 또한, 금속배선은 CVD 방법 이외에도, 전기도금법(electroplating) 및 무전해석출(electroless deposition)방법 모두 이용 가능하다. 이러한 사항을 고려하여 볼때, 상기에서 설명된 본 발명의 바람직한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.In the above-described preferred embodiment of the present invention, the amorphous metal thin film is formed as the seed layer using the ALD method. However, the amorphous metal thin film forming method is not limited to the ALD method as an embodiment. In addition, the metal material forming the metal wiring is not limited to tungsten, and any one of Al, Cu, Pt, Ru, Co, Ti, and Ta may be used, or an alloy material containing these elements may be used. In addition to the CVD method, the metal wiring can be used in both an electroplating method and an electroless deposition method. In view of these considerations, it should be noted that the preferred embodiments of the present invention described above are for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같이, 본 발명에 의하면, 금속배선을 형성하기전에 얇은 두께로 비정질 금속박막으로 시드층을 형성한 후 금속배선용 금속층을 형성함으로써 금속배선의 치밀도와 불순물 함유량은 물론 그레인 크기를 크게 개선시킬 수 있으며, 이에 따라 금속배선의 비저항을 낮출 수 있다. 궁극적으로, 비저항이 낮은 금속배선을 형성함에 따라 고집적도의 반도체 소자의 성능 및 안정성을 크게 향상시킬 수 있다.As described above, according to the present invention, the seed layer is formed of an amorphous metal thin film with a thin thickness before the metal wiring is formed, and then the metal layer for metal wiring is formed to greatly improve the grain size and the impurities content of the metal wiring, as well as the grain size. As a result, the specific resistance of the metal wiring can be lowered. Ultimately, as the metal wiring having a low resistivity is formed, the performance and stability of the highly integrated semiconductor device can be greatly improved.
또한, 본 발명에 의하면, ALD 방법을 이용하여 시드층을 형성하기 때문에 종횡비가 15 이상의 깊은 콘택홀도 낮은 콘택저항을 가지면서 완벽하게 매립할 수 있다.In addition, according to the present invention, since the seed layer is formed using the ALD method, even deep contact holes having an aspect ratio of 15 or more can be completely filled with low contact resistance.
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| KR1020030043405A KR20050002094A (en) | 2003-06-30 | 2003-06-30 | Method for forming a metal line in semiconductor device |
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