KR20050002092A - Method for forming metal wires in a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 더욱 상세하게는 금속배선의 저항 및 금속배선 간의 유전율을 감소시켜 크로스 토크(Cross talk)가 방지되도록 한 반도체 소자의 금속배선 형성 방법에 관한 것이다.The present invention relates to a method for forming metal wiring of a semiconductor device, and more particularly, to a method for forming metal wiring of a semiconductor device in which cross talk is prevented by reducing the dielectric constant between the resistance of the metal wiring and the metal wiring. .
120㎚ 이상의 디자인 룰을 갖는 낸드(NAND) 플래쉬 메모리 소자의 제조 공정에서 금속층을 패터닝하여 금속배선을 형성할 경우 금속배선 간의 간격이 매우 좁기 때문에 산화막 등을 매립시켜 절연막을 형성하기 어렵다. 그래서 근래에는 다마신(Damascene) 공법을 이용하여 금속배선을 형성하는데, 다마신 공법을 이용하는 종래 반도체 소자의 금속배선 형성 방법을 도 1a 내지 도 1c를 통해 설명하면 다음과 같다.In the manufacturing process of a NAND flash memory device having a design rule of 120 nm or more, when the metal layer is patterned to form metal wiring, the gap between the metal wirings is very narrow, so that it is difficult to form an insulating film by embedding an oxide film or the like. Therefore, in recent years, metal wiring is formed by using a damascene method, and a method of forming metal wiring of a conventional semiconductor device using the damascene method will be described with reference to FIGS. 1A to 1C.
도 1a를 참조하면, 소정의 공정을 거쳐 절연막(2)이 형성된 반도체 기판(1) 상에 식각 정지층(3), 층간절연막(4), 반사방지막(5) 및 감광막(6)을 순차적으로 형성한 후 소정의 마스크를 이용하여 상기 감광막(6)을 패터닝한다.Referring to FIG. 1A, an etch stop layer 3, an interlayer insulating film 4, an antireflection film 5, and a photoresist film 6 are sequentially formed on a semiconductor substrate 1 on which an insulating film 2 is formed through a predetermined process. After forming, the photosensitive film 6 is patterned by using a predetermined mask.
도 1b를 참조하면, 상기 패터닝된 감광막(6)을 마스크로 이용한 식각 공정으로 노출된 부분의 반사방지막(5) 및 층간절연막(4)을 순차적으로 식각하여 상기 층간절연막(4)에 금속배선 형성용 트렌치(7)를 형성한 후 잔류된 감광막(6) 및 반사방지막(5)을 제거한다. 상기 트렌치(7)를 형성하기 위한 식각 공정시 상기 절연막(2)이 일부 식각되도록 과도 식각을 진행한다.Referring to FIG. 1B, the anti-reflection film 5 and the interlayer insulating film 4 of the portions exposed by the etching process using the patterned photosensitive film 6 as a mask are sequentially etched to form metal wirings on the interlayer insulating film 4. After the trench 7 is formed, the remaining photosensitive film 6 and the anti-reflection film 5 are removed. In the etching process for forming the trench 7, transient etching is performed so that the insulating film 2 is partially etched.
도 1c를 참조하면, 상기 트렌치(7)가 매립되도록 전체 상부면에 금속(8)을 매립한 후 화학적기계적연마(CMP) 공정으로 표면을 평탄화시켜 상기 트렌치(7) 내에 금속배선(8)이 형성되도록 한다.Referring to FIG. 1C, the metal 8 is embedded in the entire upper surface such that the trench 7 is embedded, and then the surface is planarized by a chemical mechanical polishing (CMP) process, thereby forming the metal wiring 8 in the trench 7. To form.
상기와 같은 다마신 공법을 이용하면 화학적기계적연마(CMP) 공정으로 트렌치(7) 내에만 금속배선(8)이 형성되도록 금속을 연마해야 하는데, 지금까지는 알루미늄(Al)에 대한 슬러리(Slurry)가 개발되지 않아 알루미늄(Al)보다 비저항이 큰 텅스텐(W)을 사용한다. 그리고 층간절연막(4)을 패터닝하여 트렌치(7)를 형성한 후 트렌치(7) 내에 금속(8)을 매립하기 때문에 공정이 진행됨에 따라 층간절연막(4)의 두께가 손실된다. 또한, 현재의 패터닝 기술과 세정 공정으로는 금속배선(8) 간의 간격을 충분히 확보하기 어려운 실정이며, 이러한 문제는 미세 패턴화가 진행되면서 더욱 어려워질 전망이다.Using the damascene method as described above, the metal should be polished so that the metal wiring 8 is formed only in the trench 7 by a chemical mechanical polishing (CMP) process. Until now, a slurry for aluminum (Al) Since it is not developed, tungsten (W), which has a higher resistivity than aluminum (Al), is used. Since the interlayer insulating film 4 is patterned to form the trench 7, the metal 8 is buried in the trench 7, and as a result, the thickness of the interlayer insulating film 4 is lost. In addition, the current patterning technology and the cleaning process is difficult to secure a sufficient gap between the metal wiring (8), this problem is expected to become more difficult as the fine patterning proceeds.
더욱이 반도체 소자가 점점 고집적화되고 미세 패턴화되면서 낸드(NAND) 플래쉬 메모리 소자 등에서는 금속배선 간의 크로스 토크(Cross talk)에 의한 문제가 소자의 불량에 치명적인 원인으로 작용한다. 크로스 토크는 원하는 금속배선에 신호(전압)를 인가했을 때 인접하는 다른 금속배선이 양향을 받아 전압이 흔들림으로써 오동작이 발생하는 현상이다.In addition, as semiconductor devices are increasingly integrated and finely patterned, problems caused by cross talk between metal wirings become a critical cause of defects in NAND flash memory devices. Crosstalk is a phenomenon in which malfunction occurs when another adjacent metal wiring is positively applied and the voltage is shaken when a signal (voltage) is applied to the desired metal wiring.
도 2는 금속배선의 높이 또는 금속배선 간의 거리에 따른 크로스 토크 간섭정도를 계산하여 나타낸 그래프로서, 지시선 A, B, C 및 D는 하기의 표 1과 같은 조건에서의 전압 파형을 지시한다.2 is a graph showing the degree of crosstalk interference calculated according to the height of the metal wiring or the distance between the metal wirings, and the indicator lines A, B, C, and D indicate voltage waveforms under the conditions shown in Table 1 below.
금속배선의 두께가 두꺼워지거나 금속배선 간의 절연막의 두께가 감소될수록 크로스 토크에 의한 간섭을 받아 전압의 변화폭이나 시간이 증가함을 알 수 있다.As the thickness of the metal wire becomes thicker or the thickness of the insulating film between the metal wires decreases, it can be seen that the change in voltage and the time increase due to the interference caused by the cross talk.
크로스 토크를 방지하기 위해서는 금속배선 간의 유전율(Capacitance)을 감소시켜 금속배선 간의 영향이 최소화되록 해야 하는데, 유전율을 감소시키기 위해서는 금속배선 간의 공간(Space)을 증가시키거나 금속배선의 높이를 감소시켜야 한다. 그러나 금속배선 간의 공간 확보를 위한 선폭의 감소는 그 한계가 있고 저항의 증가라는 문제가 따른다. 즉, 어느 정도의 배선 저항을 확보하면서 금속배선 간의 공간을 증가시키 데는 한계가 있다. 참고로 텅스텐(W)을 사용하는 다마신 공법으로 금속배선을 형성하는 기존의 공정은 대략 90㎚ 기술로 설계되는 소자까지 배선 저항 및 크로스 토크 문제를 해결할 수 있었다.To prevent cross talk, the dielectric constant between metal lines should be reduced to minimize the influence between metal lines. To reduce the dielectric constant, the space between metal lines should be increased or the height of metal lines should be reduced. . However, the reduction of the line width for securing the space between the metal wirings has its limitations and the problem of increased resistance. That is, there is a limit in increasing the space between metal wirings while securing a certain wiring resistance. For reference, the existing process of forming metal wiring by the damascene method using tungsten (W) was able to solve the wiring resistance and crosstalk problems up to a device designed by approximately 90 nm technology.
따라서 본 발명은 텅스텐(W)에 비해 비저항이 낮은 알루미늄(Al)으로 금속배선을 형성하고, 금속배선 간에 유전율이 낮은 물질인 APL(Advanced Planarization Layer)을 매립하여 절연막을 형성함으로써 상기한 단점을 해소할 수 있는 반도체소자의 금속배선 형성 방법을 제공하는 데 그 목적이 있다.Therefore, the present invention solves the above-mentioned disadvantages by forming a metal wiring with aluminum (Al), which has a lower specific resistance than tungsten (W), and forming an insulating film by filling an APL (Advanced Planarization Layer), a material having a low dielectric constant between the metal wirings. It is an object of the present invention to provide a method for forming metal wiring of a semiconductor device.
도 1a 내지 도 1c는 종래 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도.1A to 1C are cross-sectional views illustrating a metal wiring forming method of a conventional semiconductor device.
도 2는 크로스 토크(Cross talk)에 의한 전압 변화의 폭 및 지속 시간을 도시한 그래프.FIG. 2 is a graph showing the width and duration of voltage change due to cross talk. FIG.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도.3A to 3C are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device according to the present invention.
도 4a 및 도 4b는 본 발명에서의 APL의 증착 과정을 설명하기 위한 상태도.Figures 4a and 4b is a state diagram for explaining the deposition process of the APL in the present invention.
도 5a 및 도 5b는 본 발명에서의 APL의 증착 과정을 도시한 단면도.5a and 5b are cross-sectional views showing the deposition process of the APL in the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
1, 11: 반도체 기판 2, 12: 절연층1, 11: semiconductor substrate 2, 12: insulating layer
3: 식각 정지층 4: 층간절연막3: etch stop layer 4: interlayer insulating film
5, 15: 반사방지막 6, 16: 감광막5, 15: antireflection film 6, 16: photoresist film
7, 17: 트렌치 8, 14a: 금속배선7, 17: trenches 8, 14a: metallization
13: 베리어 금속층 14: 금속층13: barrier metal layer 14: metal layer
18: 저유전 물질18: Low dielectric material
상기한 목적을 달성하기 위한 본 발명은 절연막이 형성된 반도체 기판 상에 금속층을 형성한 후 패터닝하여 금속배선을 형성하는 단계와, 상기 금속배선 사이가 완전히 매립되도록 저유전 절연물을 증착한 후 상기 저유전 절연물에 미세기공이 형성되도록 열처리하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, a metal layer is formed on a semiconductor substrate on which an insulating film is formed, and then patterned to form a metal wiring, and a low dielectric dielectric is deposited after the low dielectric insulation is completely filled between the metal wirings. It characterized in that it comprises a step of heat treatment to form micropores in the insulator.
상기 금속층은 알루미늄(Al)이며, 상기 저유전 절연물은 APL인 것을 특징으로 한다.The metal layer is aluminum (Al), and the low dielectric insulator is APL.
크로스 토크를 방지하기 위해서는 금속배선 간의 유전율을 감소시켜 금속배선 간의 영향이 최소화되록 해야 한다. 유전율은 하기의 수학식 1과 같다.To prevent cross talk, the dielectric constant between metal lines should be reduced to minimize the effects between metal lines. The dielectric constant is shown in Equation 1 below.
상기 수학식 1에 따르면 유전율을 감소시키기 위해서는 첫째, 금속배선 간의 거리(d)를 증가시키거나, 둘째, 금속배선의 면적(s)을 감소시키거나, 셋째, 유전상수()를 감소시켜야 한다. 그러나 금속배선 간의 거리를 증가시키는 것은 현재의 다마신 공법으로는 구현하기 어려우며, 또한, 금속배선의 높이를 증가시키는 것은 금속배선의 저항을 증가시켜 원하는 전기적 특성을 얻기 어렵게 된다.According to Equation 1, in order to reduce the dielectric constant, first, the distance d between metal wirings is increased, or second, the area s of the metal wirings is reduced, and third, the dielectric constant ( ) Should be reduced. However, increasing the distance between the metal wirings is difficult to implement with the current damascene method, and increasing the height of the metal wirings increases the resistance of the metal wirings, making it difficult to obtain desired electrical characteristics.
일반적으로 금속배선 간의 절연막으로 사용되는 실리콘 산화막의 유전상수는 3.9 정도이며, 실리콘 질화막의 유전상수는 6.3 정도이다. 이러한 절연물들은 유전상수도 클 뿐만 아니라 미세패턴 사이에 매립시키기 어려운 문제점을 갖는다.In general, the dielectric constant of a silicon oxide film used as an insulating film between metal wirings is about 3.9, and the dielectric constant of a silicon nitride film is about 6.3. These insulators have a large dielectric constant as well as problems that are difficult to fill between the micropatterns.
따라서 본 발명은 금속배선 간의 거리 확보가 어려운 초고집적 소자의 절연막으로 유전상수가 낮으면서 매립이 가능한 물질을 절연막으로 이용하여 금속배선 간의 유전율을 확보한다. 유전율이 낮은 물질로는 APL(Advanced Planarization Layer)을 사용하는데, APL은 유전율이 낮을 뿐만 아니라 매립특성이 양호하여 금속배선을 먼저 형성한 후 절연막을 형성할 수 있다. 이에 따라 텅스텐(W)에 비해 비저항이 1/3 정도로 낮은 알루미늄(Al)으로 금속배선을 형성하는 것이 가능해진다. 즉, 기존에는 금속배선 사이에 절연막을 매립하기 어렵기 때문에 비저항이 큰 텅스텐(W)을 사용한 다마신 공법으로 금속배선을 형성하였으나, 본 발명에서는 매립이 가능한 절연막을 사용함으로써 비저항이 낮은 알루미늄(Al)을 사용할 수 있다.Therefore, the present invention is an insulating film of the ultra-high integration device, which is difficult to secure the distance between the metal wiring, by using a material having a low dielectric constant and a buried material as the insulating film to secure the dielectric constant between the metal wiring. An APL (Advanced Planarization Layer) is used as a material having a low dielectric constant. The APL has a low dielectric constant and a good buried property, so that a metal wiring can be formed first and then an insulating film can be formed. As a result, it is possible to form a metal wiring with aluminum (Al), which has a specific resistance as low as 1/3 compared to tungsten (W). That is, conventionally, since it is difficult to embed the insulating film between the metal wiring, the metal wiring was formed by the damascene method using tungsten (W) having a high specific resistance, but in the present invention, by using an insulating film that can be embedded, aluminum having low specific resistance (Al ) Can be used.
그러면 이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3c는 본 발명의 바람직한 실시예에 따른 반도체 소자의 금속배선 형성 방법을 설명하기 위한 단면도이다.3A to 3C are cross-sectional views illustrating a method for forming metal wirings of a semiconductor device in accordance with a preferred embodiment of the present invention.
도 3a를 참조하면, 소정의 공정을 거쳐 절연막(12)이 형성된 반도체 기판(11) 상에 베리어 금속층(13), 금속층(14), 반사방지막(15) 및 감광막(16)을 순차적으로 형성한 후 금속배선 형성용 마스크를 이용하여 상기 감광막(16)을 패터닝한다. 상기 베리어 금속층(13) 및 반사방지막(15)은 티타늄(Ti)과 티타늄나이트라이드(TiN)로 형성하고, 상기 금속층(14)은 알루미늄(Al)을 1000 내지 25000Å의 두께로 증착하여 형성한다.Referring to FIG. 3A, a barrier metal layer 13, a metal layer 14, an antireflection film 15, and a photosensitive film 16 are sequentially formed on a semiconductor substrate 11 on which an insulating film 12 is formed through a predetermined process. Afterwards, the photosensitive film 16 is patterned by using a metal wiring forming mask. The barrier metal layer 13 and the anti-reflection film 15 are formed of titanium (Ti) and titanium nitride (TiN), and the metal layer 14 is formed by depositing aluminum (Al) to a thickness of 1000 to 25000 kPa.
도 3b를 참조하면, 상기 패터닝된 감광막(16)을 마스크로 이용한 식각 공정으로 노출된 부분의 반사방지막(15) 및 금속층(14)을 순차적으로 식각하여 금속배선(14a)을 형성하는 동시에 금속배선(14a) 간의 절연을 위한 트렌치(17)를 형성한다. 이 후 잔류된 감광막(16) 및 반사방지막(15)을 제거한다. 이 때 금속배선(14a) 간의 거리는 300 내지 2000Å 정도가 되도록 하며, 상기 금속배선(14a)을 형성하기 위한 식각 공정시 상기 트렌치(17)를 통해 노출되는 상기 절연막(12)이 일부 식각되도록 과도 식각을 진행한다.Referring to FIG. 3B, the anti-reflection film 15 and the metal layer 14 of the exposed portion are sequentially etched by the etching process using the patterned photosensitive film 16 as a mask to form metal wiring 14a and at the same time, metal wiring. A trench 17 for insulation between the 14a is formed. Thereafter, the remaining photosensitive film 16 and the antireflection film 15 are removed. At this time, the distance between the metal wiring 14a is about 300 to 2000Å, and the excessive etching so that the insulating film 12 exposed through the trench 17 is partially etched during the etching process for forming the metal wiring 14a. Proceed.
도 3c를 참조하면, 상기 트렌치(17)가 매립되도록 전체 상부면에 저유전 물질(18)을 1000 내지 10000Å의 두께로 증착한 후 300 내지 600℃의 온도에서 열처리한다. 저유전 물질로는 APL(Advanced Planarization Layer)을 사용한다. APL은 SiH4+ H2O2를 사용하여 증착하는 물질로서, 매립 특성이 매우 우수한데, 그 반응식을 살펴보면 하기의 화학식 1 내지 4와 같다.Referring to FIG. 3C, a low dielectric material 18 is deposited to a thickness of 1000 to 10000 kPa on the entire upper surface of the trench 17 to be embedded, and then heat-treated at a temperature of 300 to 600 ° C. APL (Advanced Planarization Layer) is used as the low dielectric material. APL is a material deposited by using SiH 4 + H 2 O 2 , the buried property is very excellent, looking at the reaction scheme is represented by the formula 1 to 4.
1) 샤워헤드 표면에서의 기상 반응 (100℃)1) Gas phase reaction at the showerhead surface (100 ° C)
2) 웨이퍼 표면에서 중간상의 형성 (0℃)2) Formation of Intermediate Phase on Wafer Surface (0 ℃)
3) 웨이퍼 표면에서 축합에 의해 SiOx로 전환 (0℃)3) Conversion to SiOx by condensation at wafer surface (0 ℃)
4) 플로우 매립층의 경화 (중합의 촉진) (350℃)4) Hardening of the flow buried layer (acceleration of polymerization) (350 ° C)
SiH4+ H2O2를 사용하면 상기 화학식 1 내지 4의 반응과정을 통해 APL이 증착되는데, 상기 화학식 1의 반응은 도 4a와 같고, 상기 화학식 3의 반응은 도 4b와 같다. 이와 같이 증착되는 APL은 버텀업(Bottom-up)하는 성질을 가지기 때문에 매립 특성이 우수하여 도 5a와 같이 미세한 금속배선 간의 공간에 매립되며, 결과적으로 도 5b와 같이 매립 및 평탄도가 양호해진다.When SiH 4 + H 2 O 2 is used, APL is deposited through the reaction process of Chemical Formulas 1 to 4, wherein the reaction of Chemical Formula 1 is shown in FIG. 4A, and the reaction of Chemical Formula 3 is shown in FIG. 4B. Since the APL deposited as described above has a bottom-up property, the buried property is excellent and the buried property is buried in the spaces between the fine metal wires as shown in FIG. 5A.
또한, 증착된 APL은 후속 열처리를 거치면 미세기공(Micro-pore)이 형성되기 때문에 유전율이 낮아진다. 즉, 실리콘 산화막(SiO2)에 기공이 존재하는 경우 전체 유전율은 실리콘 산화막(SiO2)과 공기의 유전율의 평균값이 되는데, 공기의 유전율은 1이기 때문에 전체적인 유전율은 기공이 없는 상태의 실리콘 산화막(SiO2)보다 낮아지게 된다. 이로 인하여 APL의 유전율은 실리콘 산화막(SiO2)과 같은 3.9 내지 4.1 정도이지만, 미세기공이 존재하면 유전율이 3 정도로 크게 낮아진다.In addition, the deposited APL has a low dielectric constant because micropores are formed through subsequent heat treatment. That is, when pores are present in the silicon oxide film (SiO 2 ), the total dielectric constant is the average value of the dielectric constant of the silicon oxide film (SiO 2 ) and air. Lower than SiO 2 ). Therefore, the dielectric constant of APL is about 3.9 to 4.1, similar to that of silicon oxide (SiO 2 ), but when micropores are present, the dielectric constant is significantly lowered to about 3.
따라서 본 발명은 텅스텐(W)에 비해 비저항이 1/3 정도로 낮은 알루미늄(Al)으로 금속배선을 형성하고, 금속배선 간에 유전율이 낮은 물질인 APL을 매립하여 절연막을 형성함으로써 금속배선의 저항을 감소시키고 금속배선의 폭을 원하는 만큼확보할 수 있을 뿐만 아니라 금속배선 간의 유전율을 감소시켜 코로스 토크를 효과적으로 방지할 수 있다.Therefore, the present invention reduces the resistance of the metal wiring by forming a metal wiring with aluminum (Al), which has a resistivity of about one third lower than that of tungsten (W), and filling an APL, a material having a low dielectric constant, between the metal wirings to form an insulating film. In addition, the width of the metal wiring can be secured as much as desired, and the dielectric constant between the metal wirings can be reduced to effectively prevent coarse torque.
상술한 바와 같이 본 발명은 텅스텐(W)에 비해 비저항이 낮은 알루미늄(Al)으로 금속배선을 형성하고, 금속배선 간에 유전율이 낮은 물질인 APL을 매립하여 절연막을 형성한다. 따라서 첫째, 텅스텐(W)에 비해 비저항이 1/3 정도로 낮은 알루미늄(Al)으로 금속배선을 형성함으로써 배선의 저항을 크게 감소시킬 수 있고, 둘째, 금속배선 간에 절연물을 매립하기 때문에 절연막의 두께를 원하는 대로 조절할 수 있으며, 셋째, 매립 특성이 우수한 APL을 사용하기 때문에 디자인 룰이 감소되어도 계속적인 적용이 가능하다. 또한, 넷째, 미세기공을 갖는 APL의 형성에 따라 금속배선 간의 유전율을 감소시켜 크로스 토크 문제를 해결할 수 있고, 다섯째, 금속배선을 먼저 형성하기 때문에 후속 세정 공정에 의한 절연막의 손실이 발생되지 않아 크로스 토크 측면에서 보다 유리하며, 여섯째, 화학적기계적연마(CMP) 공정을 적용하지 않아 공정의 단계가 단순화되고 공정 시간이 단축되어 생산성이 향상된다.As described above, the present invention forms a metal wiring with aluminum (Al) having a lower specific resistance than tungsten (W), and forms an insulating film by filling APL, which is a material having a low dielectric constant, between the metal wirings. Therefore, firstly, the resistance of the wiring can be greatly reduced by forming a metal wiring with aluminum (Al), which has a specific resistance about one third lower than that of tungsten (W). Second, since the insulation is buried between the metal wiring, the thickness of the insulating film is increased. It can be adjusted as desired, and thirdly, it uses APL with excellent landfill characteristics, so that it can be continuously applied even if the design rule is reduced. Fourth, the cross-talk problem can be solved by reducing the dielectric constant between metal wirings according to the formation of APL having micropores.Fifth, since the metal wiring is formed first, the loss of the insulating film due to the subsequent cleaning process does not occur. It is more advantageous in terms of torque. Sixth, the chemical mechanical polishing (CMP) process is not applied, which simplifies the steps of the process and shortens the process time, thereby improving productivity.
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| KR1020030043403A KR20050002092A (en) | 2003-06-30 | 2003-06-30 | Method for forming metal wires in a semiconductor device |
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100774650B1 (en) * | 2006-07-21 | 2007-11-08 | 동부일렉트로닉스 주식회사 | Method for forming semiconductor device metal-wiring with low-resistance |
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2003
- 2003-06-30 KR KR1020030043403A patent/KR20050002092A/en not_active Application Discontinuation
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| KR100774650B1 (en) * | 2006-07-21 | 2007-11-08 | 동부일렉트로닉스 주식회사 | Method for forming semiconductor device metal-wiring with low-resistance |
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