KR20050001604A - 질화갈륨계 반도체 발광 소자 및 제조방법 - Google Patents

Abstract

본 발명은 질화갈륨계 반도체 발광소자에 관한 것으로서, 질화갈륨계 반도체 물질을 성장시키기 위한 기판과, 상기 기판 상에 형성되며 제1 도전형 GaN계 반도체 물질을 포함한 하부 클래드층과, 상기 하부 도전형 클래드층의 일부영역에 형성되며, 언도프된 GaN계 반도체 물질을 포함한 활성층과, 상기 활성층 상에 형성되며 제2 도전형 GaN계 반도체 물질을 포함한 상부 클래드층과, 상기 상부 클래드층 상에 형성되며, Ni, Ti, Pt, Au, Mg, Se, Pd 및 W으로 구성된 그룹으로부터 선택된 일 금속으로 이루어진 금속층과, 상기 금속층 상에 형성된 ITO층을 포함하는 질화갈륨계 반도체 발광소자를 제공한다.

본 발명에 따르면, 종래의 Ni/Au로 이루어진 투명전극보다 투과율을 향상시킬 수 있으며, ITO막과 GaN층을 보다 견고하게 접합시킬 뿐만 아니라, 오믹콘택을 형성하여 접촉저항을 감소시킬 수 있다. 결과적으로, 동일 구동전압에서 보다 휘도가 향상된 발광소자를 제공할 수 있다.

Description

질화갈륨계 반도체 발광 소자 및 제조방법{GALLIUM NITRIDE BASED SEMICONDUCTOR LIGHT EMITTING DIODE AND METHOD OF PRODUCING THE SAME}

본 발명은 질화갈륨계 반도체 발광 소자에 관한 것으로, 보다 상세하게는 전극의 인접부에서 접촉저항을 감소시키고 광투과율을 개선함으로써 동일한 구동전압에서 고휘도 특성을 얻을 수 있는 반도체 발광 소자 및 그 제조방법에 관한 것이다.

근래에, 질화갈륨(GaN)계 화합물 반도체를 이용하여 청색, 녹색 및 자외선을 방출할 수 있는 발광소자가 개발되면서 풀컬러 구현이 가능해졌다.

이와 같은 질화갈륨계 화합물 반도체는 일반적으로 절연성 기판인 사파이어 기판 상에서 성장될 수 있으므로, GaAs계 발광소자와 같이 기판의 배면에 전극을 설치할 수 없으며, 두 전극 모두를 결정성장된 반도체층측에 형성해야 한다. 이러한 종래의 GaN계 발광소자의 구조는 도1에 예시되어 있다.

도1을 참조하면, GaN 발광소자(20)는 사파이어 성장 기판(11)과 그 사파이어 기판(11) 상에 순차적으로 형성된 제1 도전형 클래드층(13), 활성층(14) 및 제2 도전형 클래드층(15)을 포함한다.

상기 제1 도전형 클래드층(13)은 n형 GaN층(13a)과 n형 AlGaN층(13b)으로 이루어질 수 있으며, 상기 활성층(14)은 다중양자우물(Multi-Quantum Well)구조의 언도프 InGaN층으로 이루어질 수 있다. 또한, 상기 제2 도전형 클래드층(15)은 p형 GaN층(15a)과 p형 AlGaN층(15b)으로 구성될 수 있다. 일반적으로, 상기 반도체 결정층(13,14,15)은 MOCVD 등의 공정을 이용하여 성장될 수 있다. 이 때, n형 GaN 층(13a)을 성장하기 전에 사파이어 기판(11)과의 격자정합을 향상시키기 위해, AlN/GaN와 같은 버퍼층(미도시)을 미리 형성할 수도 있다.

앞서 설명한 바와 같이, 상기 사파이어 기판(11)은 전기적 절연성 물질이므로, 두 전극을 모두 상면에 형성하기 위해, 소정의 영역에 해당하는 p형 클래드층(15)과 활성층(14)을 에칭하여 n형 클래드층(13, 구체적으로 n형 GaN층(13a)임)의 일부 상면을 노출시키고, 그 노출된 n형 GaN(13a) 상면에 제1 전극(21)을 형성한다.

한편, 상기 p형 GaN층(15a)은 상대적으로 높은 저항을 갖고 있으므로, 통상의 전극으로 오믹콘택을 형성할 수 있는 추가적인 층이 요구된다. 이를 위해, 미국특허등록 5,563,422호(출원인: 일본 니치아, 등록공고일: 1996.10. 8)에서는, p형 GaN층(15a)에 제2 전극(22)을 형성하기 전에, 오믹콘택을 형성하기 위한 Ni/Au로 구성된 투명전극을 형성하는 방안을 제시한다. 상기 투명전극(18)은 전류주입면적을 증가시키면서도 오믹콘택을 형성하여 순방향 전압(V_f)를 낮출 수 있는 효과가 있다.

그러나, Ni/Au로 구성된 투명전극(18)의 투과율은 약 60%에 불과하며, 비교적 낮다. 이러한 낮은 투과율은 발광소자를 와이어 본딩으로 패키지를 구현할 때에, 전체 발광효율을 저하시키게 된다.

낮은 투과율 문제를 극복하기 위해, Ni/Au 층을 대신하여 투과율이 약 90%이상인 것으로 알려진 ITO(Indium Tin Oxide)층을 형성하는 방안이 제안되고 있다. 하지만, ITO는 GaN 결정에 대해 접착력이 약할 뿐만 아니라 p형 GaN의 일함수는 7.5 eV인데 반해 ITO의 일함수는 4.7∼5.2 eV이므로, ITO를 p형 GaN층에 직접 증착하는 경우에, 오믹콘택이 형성되지 않는다. 따라서, 일함수의 차이를 완화시키켜 오믹콘택을 형성하기 위해서, 종래에는 얇은 Zn 또는 C 도프된 Ni/Au층을 추가적으로 형성해야만 했다.

그러나, Ni/Au층의 Zn 또는 C이 높은 이동성을 갖고 있어, 장기간 사용시에 p형 GaN층에 확산될 수 있으며, 이로 인해 소자의 신뢰성을 저하시킬 수 있다. 또한, 원하는 오믹콘택을 얻기 위해서 상기 층의 형성뿐만 아니라, p형 GaN 결정성장시에 그 성장온도 및 속도를 적절하게 제어해야 하는 부담이 있다.

그 결과, ITO를 이용하더라도 투과율만이 향상될 뿐이며, 오믹콘택을 형성하기 위해서 Zn 등의 확산에 의한 소자 신뢰성에 대한 악영향을 감수해야 하며, GaN 결정성장공정이 복잡해지는 문제가 있어 왔다.

본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, 그 목적은 투명전극으로서 높은 투과율을 갖는 ITO막을 사용하면서도 p형 GaN층과의 접촉저항문제를 개선한 질화갈륨계 반도체 발광소자를 제공하는데 있다.

또한, 본 발명의 다른 목적은 상기 반도체 발광소자를 제조하기 위한 방법을 제공하는데 있다.

도1은 종래의 질화갈륨계 반도체 발광소자의 구조를 나타내는 단면도이다.

도2는 본 발명의 일실시형태에 따른 질화갈륨계 반도체 발광소자의 구조를 나타내는 단면도이다.

도3a 및 도3b는 본 발명의 다른 실시형태에 따른 메쉬형 금속층을 갖는 발광소자의 평면도이다.

도4a 내지 도4e는 본 발명에 따른 질화갈륨계 반도체 발광소자의 제조방법을 설명하기 위한 공정사시도이다.

<도면의 주요부분에 대한 부호설명>

31,111: 사파이어 기판 33,113: 제1 도전형 GaN계 클래드층

34,114: 활성층 35,115: 제2 도전형 GaN계 클래드층

116: 포토레지스트 37,117: 배리어 금속층

38,118: ITO층 41,121: 제1 본딩 전극

42,112: 제2 본딩 전극

상기 기술적 과제를 달성하기 위해, 본 발명은,

질화갈륨계 반도체 물질을 성장시키기 위한 기판과, 상기 기판 상에 형성되며 제1 도전형 GaN계 반도체 물질을 포함한 하부 클래드층과, 상기 하부 도전형 클래드층의 일부영역에 형성되며, 언도프된 GaN계 반도체 물질을 포함한 활성층과, 상기 활성층 상에 형성되며 제2 도전형 GaN계 반도체 물질을 포함한 상부 클래드층과, 상기 상부 클래드층 상에 형성되며, Ni, Ti, Pt, Au, Mg, Se, Pd 및 W으로 구성된 그룹으로부터 선택된 일 금속으로 이루어진 금속층과, 상기 금속층 상에 형성된 ITO층을 포함하는 질화갈륨계 반도체 발광소자을 제공한다.

상기 금속층의 두께는 약 100Å이하인 것이 바람직하다. 또한, 투과율을 향상시키기 위해서, 상기 금속층과 상기 ITO층은 메쉬형으로 형성될 수 있으며, 바람직하게, 상기 금속층과 상기 ITO층의 총 면적은 상기 상부 클래드층 상면의 적어도 5%를 차지하도록 형성한다.

나아가, 본 발명은 질화갈륨계 반도체 발광소자의 제조방법을 제공한다. 상기 방법은, 질화갈륨계 반도체 물질을 성장시키기 위한 기판을 마련하는 단계와, 상기 기판 상에 제1 도전형 GaN계 반도체 물질로 하부 클래드층을 형성하는 단계와, 상기 하부 도전형 클래드층 상에 언도프된 GaN계 반도체 물질로 활성층을 형성하는 단계와, 상기 활성층 상에 제2 도전형 GaN계 반도체 물질로 상부 클래드층을 형성하는 단계와, 상기 적어도 상부 클래드층와 활성층이 일부영역을 제거하여 상기 하부클래드층의 일부를 노출시키는 단계와, 상기 상부 클래드층 상에 Ni, Ti, Pt, Au, Mg, Se, Pd 및 W으로 구성된 그룹으로부터 선택된 일 금속으로 금속층을 형성하는 단계와, 상기 금속층 상에 ITO층을 형성하는 단계를 포함한다.

바람직한 실시형태에서, 상기 금속층을 형성하는 단계 및 상기 ITO층을 형성하는 단계는, 각각 상기 금속층과 ITO층을 메쉬형으로 형성하는 단계일 수 있다.

이 때에, 상기 금속층과 상기 ITO층의 총 면적은 상기 상부 클래드층 상면의 적어도 5%를 차지하도록 형성하는 것이 바람직하다.

메쉬형의 금속층과 ITO층을 형성하기 위한 실시형태에서, 상기 금속층을 형성하는 단계는, 상기 상부 클래드층의 상면과 상기 하부 클래드층의 노출된 상면에포토레지스트를 형성하는 단계와, 상기 상부 클래드층 상에 형성된 포토레지스트를 역 메쉬(inverse mesh)형상으로 패터닝하는 단계와, 상기 포토레지스트를 이용하여 상기 상부 클래드층 상에 메쉬형상의 상기 금속층을 형성하는 단계로 실시할 수 있다. 이러한 실시형태에서, 상기 ITO층을 형성하는 단계도 상기 포토레지스트를 이용하여 상기 금속층 상에 동일한 메쉬형상의 상기 ITO층을 형성하고, 상기 ITO층을 형성한 후에, 상기 포토레지스트를 제거하는 것이 바람직하다.

또한, 상기 금속층 및/또는 상기 ITO층은, 전자빔 증발법(E-beam evaporator)에 의해 성장시키는 것이 바람직하다.

나아가, 상기 ITO층의 특성 향상을 위해, ITO층에 대한 열처리하는 단계를 더 포함할 수 있다. 상기 ITO층의 열처리공정은, 질소분위기에서 약 200℃이상의 온도로 적어도 30초동안 실시하는 것이 바람직하다.

이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명한다.

도2는 본 발명의 일실시형태에 따른 질화갈륨계 반도체 발광소자 구조를 나타내는 단면도이다.

도2를 참조하면, GaN 발광소자(40)는 질화갈륨계 반도체물질 성장을 위한 사파이어 기판(31)과 그 사파이어 기판(31) 상에 순차적으로 형성된 제1 도전형 클래드층(33), 활성층(34) 및 제2 도전형 클래드층(35)을 포함한다.

상기 제1 도전형 클래드층(33)은 n형 GaN층(33a)과 n형 AlGaN층(33b)으로 이루어질 수 있으며, 상기 활성층(34)은 다중양자우물구조(Multi-Quantum Well)의 언도프 InGaN층으로 이루어질 수 있다. 또한, 상기 제2 도전형 클래드층(35)은 p형 GaN층(35a)과 p형 AlGaN층(35b)으로 구성될 수 있다. 일반적으로 상기 반도체 결정층(33,34,35)은 MOCVD 등의 공정을 이용하여 성장될 수 있다. 이 때, n형 GaN 층(33a)을 성장하기 전에 사파이어 기판(31)과의 격자정합을 향상시키기 위해, AlN/GaN와 같은 버퍼층(미도시)을 미리 형성할 수도 있다.

소정의 영역에 해당하는 제2 도전형 클래드층(35)과 활성층(34)이 제거된 영역에 상기 제1 도전형 클래드층의 상면 일부가 노출된다. 그 노출된 제1 도전형 클래드층(33, 도2에서는 n형 GaN층(33a)임)의 상면에 제1 전극(41)이 배치된다.

또한, 제2 전극(42)은 ITO층(Indium Titanium Oxide layer: 38) 상에 형성된다. p형 GaN층(35a)은 n형 GaN층(33a)에 비해 상대적으로 높은 저항와 큰 일함수(약 7.5 eV)를 가지므로, 상기 ITO층(38)과 오믹콘택을 형성하기 위해, 배리어 금속층(37)을 추가적으로 형성한다. 본 발명에서 채용되는 배리어 금속층(37)은 Ni, Ti, Pt, Au, Mg, Se, Pd 및 W으로 구성된 그룹으로부터 선택된 일 금속으로 구성된다.

상기 배리어 금속층(37)은 투과율이 우수한 ITO층(38)을 채용하는데 있어서문제를 해결하기 위한 중간층이다. 즉, 상기 물질로 이루어진 금속층(37)은 ITO층(38)과 GaN층(35a)의 접착성을 향상시킬 뿐만 아니라, p형 GaN층(35a)과 ITO층(38)의 일함수의 중간범위인 일함수를 갖는 금속으로 형성되므로 접촉저항을 감소시킬 수 있다.

따라서, 상기 ITO층(38)과 상기 금속층(37)은 견고하게 형성될 수 있으며, 또한 전류주입효율을 증가시키면서도 오믹콘택을 형성하여 순방향 전압(V_f)를 낮출 수 있는 효과가 있다.

또한, 상기 금속층(37)은 상기 ITO층(38)에 비해 상대적으로 투과율이 낮으므로, 전체 투과율이 보다 향상시키기 위해, 바람직하게는 약 100Å이하의 두께로, 보다 바람직하게는 약 50Å의 두께로 형성한다.

본 발명에 따른 반도체 발광소자는 반도체 결정성장면이 주요한 발광방향이 되는 와이어 본딩방식에 적합하도록 구현될 수 있다. 이러한 방식에서는 반도체 결정성장면측으로 발광효율을 보다 향상시키기 위해서, 상기 금속층과 ITO층을 보다 투과율을 향상시키기 위한 메쉬(mesh)형상으로 채용하는 것이 바람직하다. 본 발명에서 채용가능한 메쉬형 금속층 및 ITO층은 도3a 및 도3b에 도시된 발광소자로 예시하여 설명한다..

도3a는 본 발명의 바람직한 일형태로서, 사각형의 홀(h)을 갖는 메쉬형태의 금속층 및 ITO층(68)을 포함한 발광소자의 상부 평면도이다.

도3a를 참조하면, p형 GaN 클래드층(65)과 그 일부가 제거되어 노출된 n형 GaN 클래드층(63)을 갖는 발광소자가 도시되어 있다.

상기 n형 클래드층(63) 상에는 제1 전극(71)이 배치되고, 상기 p형 클래드층(65) 상에는 동일한 메쉬형상을 갖는 금속층(미도시)와 ITO층(68)이 순차적으로 배치되고, 상기 ITO층(68)의 소정영역에 제2 전극(72)이 배치된다.

상기 금속층과 ITO층(68)은 상기 p형 클래드층(65) 상면 영역에 전체적으로 그물망과 같은 형상을 가지며, 복수개의 규칙적으로 배열된 사각형 홀(h)을 통해 p형 GaN 클래드층(65)의 일부를 노출시킬 수 있다. 따라서, 상기 금속층과 ITO층(68)은 실질적인 전류주입면적을 종래와 같은 수준으로 유지하면서도, 규칙적으로 배열된 홀을 통해 노출된 영역을 통해 활성층(미도시)으로부터 발생된 빛을 직접 방출시킴으로써 전체적인 발광효율을 향상시킬 수 있다.

이와 같이 전류주입효율을 유지하면서 p형 클래드층의 일부를 노출시켜 발광효율을 개선하기 위한 메쉬형 금속층 및 ITO층은 보다 다양한 형태로 구현될 수 있다.

도3b는 도3a와 다른 실시형태로서, 서로 연결된 복수개의 원형부분(88a)으로 이루어진 또 다른 메쉬형 금속층 및 ITO층(88)을 포함한 발광소자의 상부 평면도이다.

도3b를 참조하면, 노출된 n형 클래드층(83) 상에는 제1 전극(91)이 배치되고, 상기 p형 클래드층(85) 상에는 동일한 메쉬형상을 갖는 금속층(미도시)와 ITO층(88)이 순차적으로 배치되고, 상기 ITO층(88)의 소정영역에 제2 전극(92)이 배치된다.

상기 금속층과 ITO층(88)은 도3a와 같이 기본적으로 그물망과 같은 형상을 가지고 있으나, 규치적으로 배열된 원형부분(88a)과 이를 연결하는 부분(88b)으로 형성된 형상을 갖는다. 이러한 형상을 갖는 금속층과 ITO층(88)도 실질적인 전류주입면적을 종래와 같은 수준으로 유지하는 동시에, 노출된 p형 클래드층 영역을 통해 활성층(미도시)으로부터 발생된 빛을 직접 방출시킴으로써 전체적인 발광효율을 향상시킬 수 있다.

전류주입효율을 종래와 같이 유지하기 위해서, 상기 p형 클래드층(65) 상면에 전체적으로 그물망으로 분포된 메쉬형 금속층과 ITO층(68)은 그 상면의 면적 중 적어도 5%이상의 표면적을 차지하도록 형성하는 것이 바람직하다.

도3a 및 도3b에 도시된 실시형태에서, 전류주입효율을 종래와 같이 유지하기 위해서 메쉬형 금속층과 ITO층(68,88)의 총면적을 소정의 면적이상으로 형성하는것이 바람직하다. 즉, 상기 p형 클래드층(65,85) 상면에 전체적으로 그물망으로 분포된 메쉬형 금속층과 ITO층(68,88)은 그 상면의 면적 중 적어도 5%이상의 표면적을 차지하도록 형성하는 것이 바람직하다.

도4a 내지 도4e는 본 발명에 따른 질화갈륨계 반도체 발광소자의 제조방법을 설명하기 위한 공정사시도이다.

우선, 도4a와 같이 질화갈륨계 반도체 물질을 성장시키기 위한 기판(111)에 제1 도전형 GaN계 클래드층(113)과 활성층(114) 및 제2 도전형 GaN계 클래드층(115)을 순차적으로 형성한다. 상기 성장용 기판(111)은 사파이어 기판일 수 있으며, 상기 제1 도전형 클래드층(113) 및 제2 도전형 클래드층(115)은 도2에 도시된 실시형태와 같이 각각 GaN층과 AlGaN층으로 형성될 수 있으며, MOCVD 공정으로 형성될 수 있다.

이어, 도4b와 같이 상기 하부클래드층(113)의 일부영역(113a)이 노출되도록 상기 적어도 제2 도전형 클래드층(115)와 활성층(114)의 일부를 제거한다. 상기 하부클래드층(113)의 노출된 영역(113a)은 전극이 형성될 영역으로 마련된다. 본 제거공정에 따른 구조물의 형상은 전극을 형성하고자 하는 위치에 따라 다양한 형태로 변경될 수 있으며 전극형상 및 크기도 다양하게 변형될 수 있다. 예를 들어, 본 공정은 한 모서리에 접하는 영역을 제거하는 방식으로도 구현될 수도 있으며, 전류밀도를 분산시키귀 위해서, 전극의 형상도 변을 따라 연장된 구조로 형성될 수 있다.

다음으로, 배리어 금속층 및 ITO층을 형성하는 공정을 수행한다. 본 실시형태는 도3b에 도시된 형상의 금속층과 ITO층을 형성하기 위한 공정으로서, 도4c와 도4d에 예시되어 있다.

도4c와 같이, 상기 제2 도전형 클래드층(115)의 상면과 상기 제1 도전형 클래드층(13)의 노출된 상면(113a)에 포토레지스트(116)를 형성하고, 상기 제2 도전형 클래드층(115) 상에 형성된 포토레지스트(116)을 원하는 메쉬형상의 역상인 역 메쉬(inverse mesh)상으로 패터닝한다. 본 발명에서 채용될 수 있는 금속층 및 ITO층의 형상은 그물망과 같이 상호 연결되도록 전체적 면적에 분포함으로써 전류분포를 균일하게 형성할 수 있으면서도, 공극을 통해 제2 도전형 클래드층(115)의 일부를 노출시킬 수 있는 메쉬형상이다. 본 공정에서 포토레지스트(116)는 적어도 형성될 금속층과 ITO층의 두께보다 큰 두께를 갖도록 형성한다.

이어, 도4d와 같이 상기 포토레지스트(도4c의 116)를 이용하여 상기 제2 도전형 클래드층(115) 상에 메쉬형상의 금속층(117)과 ITO층(118)을 순차적으로 증착한 후에, 리프트 오프(lift-off) 공정을 통해 상기 포토레지스트(116)를 제거한다. 이로써, 역 메쉬상으로 패터닝된 포토레지스트(116)를 통해 원하는 메쉬상을 갖는금속층(117)과 ITO층(118)을 얻을 수 있다. 본 발명에서, 상기 제2 도전형 클래드층(115) 상에 증착되는 배리어 금속층(117)은 투과율 향상과 오믹콘택 형성을 위해 Ni, Ti, Pt, Au, Mg, Se, Pd 및 W으로 구성된 그룹으로부터 선택된 일 금속으로 증착된다. 이러한 금속층(117) 및/또는 ITO층(118)의 증착공정은 수소이온에 의한 접촉저항증가를 방지하기 위해 전자빔 증발법(E-beam evaporator)으로 실시하는 것이 바람직하다.

최종적으로, 도4e와 같이 상기 ITO층(118)의 노출영역과 상기 제1 도전형 클래드층(117)에 본딩메탈로서 제1 전극(121)과 제2 전극(122)을 각각 형성한다. 도4e의 전극공정 전에, 투과율 등의 특성항상을 위해 ITO층을 열처리하는 단계를 추가적으로 실행할 수 있다. 이러한 ITO층을 열처리하는 단계는, 질소분위기에서 약 200℃이상의 온도로 적어도 30초동안 실시하는 것이 바람직하다.

도4a 및 도4e에서 설명된 형태는 본 발명의 구체적인 실시형태에 해당하는 것으로 본 발명은 이에 한정되지 않는다. 즉, 도4c 및 도4d에 예시된 메쉬상의 금속층 및 ITO층 형성공정은 선택적으로 채용될 수 있다. 예를 들어, 배리어금속층은 적절한 투과율을 가질 수 있는 두께(약 100Å)로 제2 도전형 클래드층 전체에 형성될 수 있으며, 이 경우에도 종래의 Ni/Au층의 투과율(약 60%)보다 높은 투과율(약 70%이상)을 가질 수 있다.

또한, 메쉬상의 금속층 및 ITO층을 형성할 경우에도 도4c 및 도4d와 달리,제2 도전형 클래드층의 전체영역에 금속층과 ITO층을 형성한 후에, 원하는 메쉬상으로 패터닝된 포토레지스트를 구현하여 에칭함으로써 동일한 형상의 금속층과 ITO층을 얻을 수 있다.

이와 같이, 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.

상술한 바와 같이, 본 발명에 따르면, 투명전극으로서 높은 투과율을 갖는 ITO막을 형성하기 전에 Ni, Ti, Pt, Au, Mg, Se, Pd 및 W으로 구성된 그룹으로부터 선택된 일 금속으로 이루어진 배리어 금속층을 p형 GaN층 상에 미리 형성함으로써 접착력을 강화시키고, 원하는 오믹콘택을 형성할 수 있다. 또한, 상기 금속층 및 ITO막을 메쉬상으로 구현함으로써 우수한 전류주입효율을 유지하면서도 투과율을 보다 크게 향상시킬 수 있다.

Claims (14)

1. 질화갈륨계 반도체 물질을 성장시키기 위한 기판;

   상기 기판 상에 형성되며 제1 도전형 GaN계 반도체 물질을 포함한 하부 클래드층;

   상기 하부 도전형 클래드층의 일부영역에 형성되며, 언도프된 GaN계 반도체 물질을 포함한 활성층;

   상기 활성층 상에 형성되며 제2 도전형 GaN계 반도체 물질을 포함한 상부 클래드층;

   상기 상부 클래드층 상에 형성되며, Ni, Ti, Pt, Au, Mg, Se, Pd 및 W으로 구성된 그룹으로부터 선택된 일 금속으로 이루어진 금속층; 및

   상기 금속층 상에 형성된 ITO층을 포함하는 질화갈륨계 반도체 발광소자.
2. 제1항에 있어서,

   상기 금속층은 약 100Å이하의 두께를 갖는 것을 특징으로 하는 질화갈륨계 반도체 발광소자.
3. 제1항에 있어서,

   상기 금속층과 상기 ITO층은 메쉬형태인 것을 특징으로 하는 질화갈륨계 반도체 발광소자.
4. 제3항에 있어서,

   상기 금속층과 상기 ITO층의 총 형성면적은 상기 상부 클래드층 상면의 적어도 5%인 것을 특징으로 하는 질화갈륨계 반도체 발광소자.
5. 질화갈륨계 반도체 물질을 성장시키기 위한 기판을 마련하는 단계;

   상기 기판 상에 제1 도전형 GaN계 반도체 물질로 하부 클래드층을 형성하는 단계;

   상기 하부 도전형 클래드층 상에 언도프된 GaN계 반도체 물질로 활성층을 형성하는 단계;

   상기 활성층 상에 제2 도전형 GaN계 반도체 물질로 상부 클래드층을 형성하는 단계;

   상기 적어도 상부 클래드층와 활성층이 일부영역을 제거하여 상기 하부클래드층의 일부를 노출시키는 단계;

   상기 상부 클래드층 상에 Ni, Ti, Pt, Au, Mg, Se, Pd 및 W으로 구성된 그룹으로부터 선택된 일 금속으로 금속층을 형성하는 단계; 및

   상기 금속층 상에 ITO층을 형성하는 단계를 포함하는 질화갈륨계 반도체 발광소자 제조방법.
6. 제5항에 있어서,

   상기 금속층은 약 100Å이하의 두께를 갖는 것을 특징으로 하는 질화갈륨계 반도체 발광소자의 제조방법.
7. 제5항에 있어서,

   상기 금속층을 형성하는 단계 및 상기 ITO층을 형성하는 단계는,

   각각 상기 금속층과 ITO층을 메쉬형으로 형성하는 단계인 것을 특징으로 하는 질화갈륨계 반도체 발광소자의 제조방법.
8. 제7항에 있어서,

   상기 금속층과 상기 ITO층의 총 형성면적은 상기 상부 클래드층 상면의 적어도 5%인 것을 특징으로 하는 질화갈륨계 반도체 발광소자의 제조방법.
9. 제7항에 있어서,

   상기 금속층을 형성하는 단계는,

   상기 상부 클래드층의 상면과 상기 하부 클래드층의 노출된 상면에 포토레지스트를 형성하는 단계와,

   상기 상부 클래드층 상에 형성된 포토레지스트를 역 메쉬(inverse mesh)형상으로 패터닝하는 단계와,

   상기 포토레지스트를 이용하여 상기 상부 클래드층 상에 메쉬형상의 상기 금속층을 형성하는 단계를 포함하는 질화갈륨계 반도체 발광소자의 제조방법.
10. 제9항에 있어서,

    상기 ITO층을 형성하는 단계는,

    상기 포토레지스트를 이용하여 상기 금속층 상에 동일한 메쉬형상의 상기 ITO층을 형성하는 단계와,

    상기 포토레지스트를 제거하는 단계는 포함하는 질화갈륨계 반도체 발광소자의 제조방법.
11. 제5항에 있어서,

    상기 금속층을 형성하는 단계는,

    상기 상부 클래드층 상에 ITO층을 전자빔 증발법(E-beam evaporator)에 의해 성장시키는 단계인 것을 특징으로 하는 질화갈륨계 반도체 발광소자의 제조방법.
12. 제5항에 있어서,

    상기 ITO층을 형성하는 단계는,

    상기 금속층 상에 ITO층을 전자빔 증발법에 의해 성장시키는 단계인 것을 특징으로 하는 질화갈륨계 반도체 발광소자의 제조방법.
13. 제5항에 있어서,

    상기 ITO층을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 질화갈륨계 반도체 발광소자의 제조방법.
14. 제5항에 있어서,

    상기 ITO층을 열처리하는 단계는,

    질소분위기에서 약 200℃이상의 온도로 적어도 30초동안 상기 ITO층을 열처리하는 단계인 것을 특징으로 하는 질화갈륨계 반도체 발광소자의 제조방법.