KR20050001406A - Power supply circuit - Google Patents
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Abstract
Description
본 출원은 2003년 6월 25일에 출원된 일본 특허 출원 번호 2003-180572에 근거하며, 그 내용은 참조로 원용된다.This application is based on Japanese Patent Application No. 2003-180572 for which it applied on June 25, 2003, The content is taken in into reference.
본 발명은 소정 전압을 부하에 공급하는 전원 회로에 관한 것이다. 보다 상세하게는 부하의 변동으로 인해 일어나는 출력 전압의 변동을 억제하는 기능을 가진 전원 회로에 관한 것이다.The present invention relates to a power supply circuit for supplying a predetermined voltage to a load. More particularly, the present invention relates to a power supply circuit having a function of suppressing a change in an output voltage caused by a change in a load.
도 4는 종래의 전원 회로에 구비된 n채널 FET 드라이버(200)의 회로도이다. 상기 n채널 FET 드라이버(200)에 있어서, 기준 전압원(2)의 정극(positive)측은 라인 L3을 통해 차동 증폭기(1)의 비반전 입력단자(+ 단자)에 접속되고, 귀환 라인 L2는 차동 증폭기(1)의 반전 입력단자(- 단자)에 접속되어 있다. 상기 기준 전압원(2)의 음극(negative)측은 접지되어 있다. 또한, 출력 전류 제어 소자인 n채널 FET(3)(이하 FET(3)이라 함)의 게이트는 라인 L4를 통해 차동 증폭기(1)의 출력 단자에 접속되어 있다.4 is a circuit diagram of an n-channel FET driver 200 provided in a conventional power supply circuit. In the n-channel FET driver 200, the positive side of the reference voltage source 2 is connected to the non-inverting input terminal (+ terminal) of the differential amplifier 1 via the line L3, and the feedback line L2 is the differential amplifier. It is connected to the inverting input terminal (-terminal) of (1). The negative side of the reference voltage source 2 is grounded. In addition, the gate of the n-channel FET 3 (hereinafter referred to as FET 3), which is an output current control element, is connected to the output terminal of the differential amplifier 1 via the line L4.
상기 FET(3)의 드레인은 라인 L6을 통해 제1 전원 E1에 접속되고, FET(3)의소스는 출력 라인 L1에 접속되어 있다. 또한, 차동 증폭기(1)의 반전 입력단자(- 단자)에 접속된 귀환 라인 L2는 출력 라인 L1에도 접속되어 있다. 캐패시터(4)의 한 측 및 부하(5)의 한 측은 상기 출력 라인 L1에 각각 접속되어 있다. 또한, 캐패시터(4)의 다른 측 및 부하(5)의 다른 측은 각각 접지되어 있다.The drain of the FET 3 is connected to the first power source E1 via the line L6, and the source of the FET 3 is connected to the output line L1. The feedback line L2 connected to the inverting input terminal (− terminal) of the differential amplifier 1 is also connected to the output line L1. One side of the capacitor 4 and one side of the load 5 are respectively connected to the output line L1. In addition, the other side of the capacitor 4 and the other side of the load 5 are respectively grounded.
상기 차동 증폭기(1)는 기준 전압원(2)에서 비반전 입력단자(+ 단자)로 공급된 기준 전압 Vref와, 귀환 라인 L2을 통해 반전 입력단자(- 단자)로 공급된 귀환 전압 Vb와의 차를 차동 증폭기(1)의 상호 컨덕턴스(또는 게인) Gm에 의해 규정된 전압-전류 변환 효율에 따라 전류로 변환한다. 이와 같이 변환된 전류는 라인 L4를 통해 FET(3)의 게이트에 공급된다. 상기 차동 증폭기(1)는 전원 공급 라인 L7을 통해 제2 전원 E2에 접속되고, 접지 라인 L8을 통해 접지되어 있다.The differential amplifier 1 measures the difference between the reference voltage Vref supplied from the reference voltage source 2 to the non-inverting input terminal (+ terminal) and the feedback voltage Vb supplied to the inverting input terminal (− terminal) through the feedback line L2. The current is converted in accordance with the voltage-to-current conversion efficiency defined by the mutual conductance (or gain) Gm of the differential amplifier 1. The current thus converted is supplied to the gate of the FET 3 via the line L4. The differential amplifier 1 is connected to the second power supply E2 via the power supply line L7 and grounded through the ground line L8.
다음에 상기와 같이 구성된 n채널 FET 드라이버(200)의 동작에 대하여 설명한다.Next, the operation of the n-channel FET driver 200 configured as described above will be described.
상기 차동 증폭기(1)는 라인 L3을 통해 기준 전압원(2)에서 비반전 입력단자(+ 단자)로 공급된 기준 전압 Vref와, 귀환 라인 L2를 통해 반전 입력단자(- 단자)에 공급된 귀환 전압 Vb와의 상기 차를, 차동 증폭기(1)의 상호 컨덕턴스 Gm에 따른 상기 변환 효율로, 전류로 변환한다. 이와 같이 변환된 출력 전류는 라인 L4를 통해 FET(3)의 게이트에 공급된다. 따라서, FET(3)는 출력 라인 L1을 통해 게이트 전류에 따른 소스 전류를 흐르게 한다. 그러면, 상기 소스 전류에 의한 전압이 출력 전압 Vo로서 부하(5)에 공급되며, 또한 귀환 전압 Vb로서 귀환 라인 L2에 생기게 된다.The differential amplifier 1 has a reference voltage Vref supplied from the reference voltage source 2 to the non-inverting input terminal (+ terminal) via the line L3, and a feedback voltage supplied to the inverting input terminal (− terminal) through the feedback line L2. The difference with Vb is converted into a current at the conversion efficiency according to the mutual conductance Gm of the differential amplifier 1. The output current thus converted is supplied to the gate of the FET 3 via the line L4. Thus, the FET 3 causes the source current according to the gate current to flow through the output line L1. Then, the voltage due to the source current is supplied to the load 5 as the output voltage Vo, and also generated in the feedback line L2 as the feedback voltage Vb.
예를 들어, 상기 부하(5)가 중(重)부하에서 무(無)부하로 변동한다고 가정한다. 도 5(A)에 도시된 바와 같이, 무부하가 공급된 기간 T1동안에는 출력 전류(부하 전류) Io가 제로로 된다. 상기 기간 T1 이후에 부하(5)가 다시 중부하로 되는 경우에, 출력 전류 Io의 레벨은 중부하일 때의 레벨로 된다. 상기 출력 전압(부하 전압) Vo는 도 5(B)에 도시된 바와 같이 출력 전류 Io의 변화에 따라 변한다. 또한, FET(3)의 게이트 전압 Vg는 도 5(C)에 도시된 바와 같이 변한다. 이는 다음과 같은 동작에 의한 것이다.For example, assume that the load 5 varies from a heavy load to a no load. As shown in Fig. 5A, the output current (load current) Io becomes zero during the period T1 when no load is supplied. In the case where the load 5 becomes heavy again after the period T1, the level of the output current Io becomes the level at heavy load. The output voltage (load voltage) Vo changes as the output current Io changes, as shown in FIG. 5 (B). In addition, the gate voltage Vg of the FET 3 changes as shown in Fig. 5C. This is caused by the following operation.
상기 부하(5)가 중부하에서 무부하로 변동하여 출력 전류 Io가 시점 t1에서 제로로 되는 경우에, 상기 출력 전압 Vo는 과도 현상으로 인해 시점 t1에서 상승하기 시작한다. 상기 차동 증폭기(1)에서 FET(3)의 게이트로 공급되는 게이트 전압 Vg는 시점 t1에서 급격하게 강하하며, 시점 t2와 시점 t3 사이에서 L 레벨로 유지되면서, FET(3)가 오프인 상태로 된다.When the load 5 fluctuates from heavy load to no load and the output current Io becomes zero at time t1, the output voltage Vo starts to rise at time t1 due to a transient phenomenon. The gate voltage Vg supplied from the differential amplifier 1 to the gate of the FET 3 drops rapidly at the time point t1 and is maintained at the L level between the time points t2 and t3 while the FET 3 is turned off. do.
다음에 시점 t3에서 부하(5)가 무부하에서 중부하로 변동한다. 그러면, 상기 출력 전류 Io가 부하(5)를 통해 흐르기 시작한다. 또한, 출력 전압 Vo는 시점 t3에서 강하하기 시작하고, 시점 t13에서 전압 V2'만큼 내려간다. 이 후, 상기 FET(3)가 소정 레벨에 도달한 게이트 전압 Vg에 의해 온으로 되기 때문에, 출력 전압 Vo는 상승하기 시작하여 소정 전압으로 돌아온다.Next, at time t3, the load 5 changes from no load to heavy load. The output current Io then begins to flow through the load 5. In addition, the output voltage Vo starts to drop at the time point t3 and decreases by the voltage V2 'at the time point t13. Thereafter, since the FET 3 is turned on by the gate voltage Vg reaching the predetermined level, the output voltage Vo starts to rise and returns to the predetermined voltage.
그러나, 상술된 바와 같이 구성된 종래의 전원 회로에 있어서, 상기 부하(5)가 무부하나 경(輕)부하에서 중부하로 변동하는 경우에, 상기 FET(3)의 게이트 전압은 낮은 전압에서부터 반응하여 상승해야된다. 그 결과, 상기 부하가 고주파에서변동하는 경우에 부하의 이어지는 변동에 대한 응답 시간은 상대적으로 길어지게 된 것이고, 이에 따라 과도 응답의 저하를 초래하게 된다. 이와 같이 구성된 종래의 전원 회로에서는 부하 변동 주파수가 낮은 경우에 상기와 같이 저하된 과도 응답이 심각한 문제를 일으키진 않는다. 그러나, 부하 변동 주파수가 높은 경우에는 상기 FET(3)가 고주파수에 응답할 수 없기 때문에, 출력 전압 Vo를 신속하게 안정화할 수 없게 된다.However, in the conventional power supply circuit configured as described above, when the load 5 is no load but fluctuates from light load to heavy load, the gate voltage of the FET 3 reacts and rises from a low voltage. Should be. As a result, when the load fluctuates at high frequencies, the response time to subsequent fluctuations of the load becomes relatively long, thereby causing a decrease in the transient response. In the conventional power supply circuit configured as described above, when the load fluctuation frequency is low, the above-described degraded transient response does not cause a serious problem. However, when the load fluctuation frequency is high, the FET 3 cannot respond to high frequencies, so that the output voltage Vo cannot be stabilized quickly.
또한, 일본 특허 출원 번호 H08-190437호 공보에 기재된 반도체 장치 및 전원 전압 발생 회로에서는 출력 전류 제어 소자로서 p채널 FET가 사용된다. p채널 FET에 필요한 입력 전압은 높게 설정해야 하기 때문에 출력 효율이 저하된다. 또한, 상기 기술은 2개의 저항 소자가 비교 회로로부터 공급된 출력 신호의 진폭을 억제하는데 사용됨에 따라, 불필요한 소비 전력이 발생하는 결점이 있다.In addition, in the semiconductor device and power supply voltage generation circuit described in Japanese Patent Application No. H08-190437, a p-channel FET is used as an output current control element. The input voltage required for the p-channel FET must be set high, resulting in poor output efficiency. In addition, the above technique has the drawback that unnecessary power consumption occurs as two resistor elements are used to suppress the amplitude of the output signal supplied from the comparison circuit.
본 발명은 상기와 같은 과제를 해결하기 위해 이루어진 것으로, 과도 응답을 향상시킴으로써, 부하의 변동으로 인해 일어나는 출력 전압의 변동을 최소화로 억제할 수 있고, 또한 불필요한 소비 전력을 감축할 수 있는 전원 회로를 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and by improving the transient response, a power supply circuit capable of minimizing the fluctuation of the output voltage caused by the fluctuation of the load and reducing unnecessary power consumption can be provided. It aims to provide.
상기 목적을 달성하기 위해, 본 발명에 따른 전원 회로는 출력 전압에 따른 귀환 전압과 기준 전압과의 차에 따라 제어 전압으로 전압을 공급하는 차동 증폭기와, 상기 차동 증폭기로부터 공급된 제어 전압에 따라 출력 전류를 공급하는 출력 전류 제어 소자와, 상기 출력 전류를 부하에 공급하도록 하는 출력 라인과, 상기출력 라인에 접속되며 상기 출력 라인의 전압을 상기 귀환 전압으로서 상기 차동 증폭기로 귀환시키는 귀환 라인과, 상기 제어 전압이 소정치 아래로 떨어지지 않도록 유지하는 클램핑 회로를 구비한다.In order to achieve the above object, the power supply circuit according to the present invention is a differential amplifier for supplying a voltage as a control voltage according to the difference between the feedback voltage and the reference voltage according to the output voltage, and the output according to the control voltage supplied from the differential amplifier An output current control element for supplying current, an output line for supplying the output current to a load, a feedback line connected to the output line and returning a voltage of the output line to the differential amplifier as the feedback voltage; A clamping circuit is provided to keep the control voltage from falling below a predetermined value.
이와 같이 구성된 전원 회로에 따라, 상기 클램핑 회로에 의해 상기 출력 전류 제어 소자의 제어 전압이 상승함으로써, 부하가 무부하나 경부하에서 중부하로 변동하는 경우에 상기 출력 전류 제어 소자가 보다 신속하게 응답할 수 있도록 설계된다. 그 결과, 부하의 변동으로 인해 일어나는 출력 전압의 변동이 최소화로 억제되고, 과도 응답의 특성이 개선될 수 있게 된다.According to the power supply circuit configured in this way, the control voltage of the output current control element is increased by the clamping circuit so that the output current control element can respond more quickly when the load is unloaded or fluctuates from light load to heavy load. Is designed. As a result, the fluctuation of the output voltage caused by the fluctuation of the load can be suppressed to the minimum, and the characteristic of the transient response can be improved.
또한, 상기 클램핑 회로는 상기 제어 전압이 상기 출력 라인의 출력 전압 미만으로 떨어지는 경우에만 클램핑 동작을 행함으로써, 상기 제어 전압을 상기 출력 전압 아래가 되지 않는 레벨로 유지한다. 이는 부하가 무부하나 경부하에서 중부하로 변동하는 경우에, 상기 출력 전류 제어 소자가 신속하게 응답할 수 있도록 한다. 그 결과, 부하의 변동으로 인해 일어나는 출력 전압의 변동이 최소화로 억제되고, 과도 응답의 특성이 개선될 수 있게 된다.In addition, the clamping circuit performs the clamping operation only when the control voltage falls below the output voltage of the output line, thereby maintaining the control voltage at a level not below the output voltage. This allows the output current control element to respond quickly when the load is no load but varies from light to heavy load. As a result, the fluctuation of the output voltage caused by the fluctuation of the load can be suppressed to the minimum, and the characteristic of the transient response can be improved.
또한, 상기 클램핑 회로는 상기 제어 전압이 상기 출력 라인의 출력 전압 미만으로 떨어지는 경우에만 클램핑 동작을 행함으로써, 상기 제어 전압이 상기 출력 전류 제어 소자의 한계치 이상으로 되지 않는 레벨로 상기 제어 전압을 유지한다. 이는 부하가 무부하나 경부하에서 중부하로 변동하는 경우에, 상기 출력 전류 제어 소자가 신속하게 응답할 수 있도록 한다. 그 결과, 부하의 변동으로 인해 일어나는 출력 전압의 변동이 최소화로 억제되고, 과도 응답의 특성이 개선될 수 있게 된다.In addition, the clamping circuit performs the clamping operation only when the control voltage falls below the output voltage of the output line, thereby maintaining the control voltage at a level such that the control voltage does not exceed the limit of the output current control element. . This allows the output current control element to respond quickly when the load is no load but varies from light to heavy load. As a result, the fluctuation of the output voltage caused by the fluctuation of the load can be suppressed to the minimum, and the characteristic of the transient response can be improved.
본 발명의 다른 일면에 따라, n채널 FET(field-effect transistor)이 상기 출력 전류 제어 소자로서 이용된다. 그 때문에, 입력 전압이 낮은 경우에도 상기 FET는 동작할 수 있다. 이로 인해, 상기 출력 전압을 효율적으로 부하에 공급할 수 있고, 소비 전력을 감축할 수 있게 된다.According to another aspect of the present invention, an n-channel field-effect transistor (FET) is used as the output current control element. Therefore, the FET can operate even when the input voltage is low. As a result, the output voltage can be efficiently supplied to the load, and power consumption can be reduced.
도 1은 본 발명의 전원 회로에 구비된 n채널 FET 드라이버의 회로도.1 is a circuit diagram of an n-channel FET driver provided in the power supply circuit of the present invention.
도 2(A)는 본 발명의 전원 회로에 구비된 n채널 FET 드라이버의 출력 전류를 나타내는 파형도.Fig. 2A is a waveform diagram showing an output current of an n-channel FET driver included in the power supply circuit of the present invention.
도 2(B)는 본 발명의 전원 회로에 구비된 n채널 FET 드라이버의 출력 전압을 나타내는 파형도.Fig. 2B is a waveform diagram showing the output voltage of the n-channel FET driver included in the power supply circuit of the present invention.
도 2(C)는 본 발명의 전원 회로에 구비된 n채널 FET 드라이버의 게이트 전압을 나타내는 파형도.Fig. 2C is a waveform diagram showing the gate voltage of the n-channel FET driver included in the power supply circuit of the present invention.
도 3(A)는 클램핑 동작이 있는 경우와 없는 경우에 n채널 FET 드라이버의 출력 전류를 나타내는 파형도.Fig. 3A is a waveform diagram showing output current of an n-channel FET driver with and without clamping operation.
도 3(B)는 클램핑 동작이 있는 경우와 없는 경우에 n채널 FET 드라이버의 출력 전압을 나타내는 파형도.Fig. 3B is a waveform diagram showing the output voltage of the n-channel FET driver with and without clamping operation.
도 3(C)는 클램핑 동작이 있는 경우와 없는 경우에 n채널 FET 드라이버의 게이트 전압을 나타내는 파형도.Fig. 3C is a waveform diagram showing the gate voltage of the n-channel FET driver with and without clamping operation.
도 4는 종래의 전원 회로에 구비된 n채널 FET 드라이버의 회로도.4 is a circuit diagram of an n-channel FET driver provided in a conventional power supply circuit.
도 5(A)는 종래의 전원 회로에 구비된 n채널 FET 드라이버의 출력 전류를 나타내는 파형도.Fig. 5A is a waveform diagram showing an output current of an n-channel FET driver provided in a conventional power supply circuit.
도 5(B)는 종래의 전원 회로에 구비된 n채널 FET 드라이버의 출력 전압을 나타내는 파형도.Fig. 5B is a waveform diagram showing an output voltage of an n-channel FET driver provided in a conventional power supply circuit.
도 5(C)는 종래의 전원 회로에 구비된 n채널 FET 드라이버의 게이트 전압을 나타내는 신호 파형도.Fig. 5C is a signal waveform diagram showing the gate voltage of an n-channel FET driver provided in a conventional power supply circuit.
이하, 첨부 도면을 참조하여 본 발명의 실시형태에 대하여 설명한다. 도 1은 본 발명의 한 실시형태에 따른 전원 회로에 구비된 n채널 FET 드라이버(100)의 회로도이다. 상기 n채널 FET 드라이버(100)에 있어서, 상기 기준 전압원(2)의 정극측은 라인 L3을 통해 차동 증폭기(1)의 비반전 입력단자(+ 단자)에 접속되고, 귀환 라인 L2는 차동 증폭기(1)의 반전 입력단자(- 단자)에 접속되어 있다. 상기 기준 전압원(2)의 음극측은 접지되어 있다. 또한, 출력 전류 제어 소자인 n채널 FET(3)(이하 FET(3)이라 함)의 게이트는 라인 L4를 통해 차동 증폭기(1)의 출력 단자에 접속되어 있다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of this invention is described with reference to an accompanying drawing. 1 is a circuit diagram of an n-channel FET driver 100 provided in a power supply circuit according to an embodiment of the present invention. In the n-channel FET driver 100, the positive side of the reference voltage source 2 is connected to the non-inverting input terminal (+ terminal) of the differential amplifier 1 via the line L3, and the feedback line L2 is connected to the differential amplifier 1 Is connected to the inverting input terminal (-terminal). The cathode side of the reference voltage source 2 is grounded. In addition, the gate of the n-channel FET 3 (hereinafter referred to as FET 3), which is an output current control element, is connected to the output terminal of the differential amplifier 1 via the line L4.
상기 FET(3)의 드레인은 라인 L6을 통해 제1 전원 E1에 접속되고, FET(3)의 소스는 출력 라인 L1에 접속되어 있다. 또한, 상기 클램핑 회로(6)의 입력측은 차동 증폭기(1)의 반전 입력단자(- 단자)에 접속된 귀환 라인 L2에 접속되어 있다. 상기 클램핑 회로(6)의 출력측은 라인 L5를 통해 라인 L4에 접속되어 있다. 여기서, 상기 클램핑 회로(6)의 일례를 도 1에 나타낸다. 본 예에 도시된 클램핑 회로(6)는 이미터가 정전류원 CI1을 통해 제2 전원 E2에 접속되며, 컬렉터가 접지되며, 베이스가 귀환 라인 L2에 접속된 트랜지스터 Tr1과; 컬렉터가 제2 전원 E2에접속되며, 베이스가 트랜지스터 Tr1의 이미터에 접속되며, 이미터가 라인 L5에 접속된 트랜지스터 Tr2를 구비한다. 상기 귀환 라인 L2와 출력 라인 L1은 서로 접속되어 있다. 상기 출력 라인 L1에는 캐패시터(4)의 한 측 및 부하(5)의 한 측이 각각 접속되어 있다. 캐패시터(4)의 다른 측 및 부하(5)의 다른 측은 각각 접지되어 있다.The drain of the FET 3 is connected to the first power source E1 via a line L6, and the source of the FET 3 is connected to the output line L1. In addition, the input side of the clamping circuit 6 is connected to a feedback line L2 connected to the inverting input terminal (− terminal) of the differential amplifier 1. The output side of the clamping circuit 6 is connected to the line L4 via the line L5. Here, an example of the clamping circuit 6 is shown in FIG. The clamping circuit 6 shown in this example includes a transistor Tr1 whose emitter is connected to the second power source E2 through the constant current source CI1, the collector is grounded, and the base is connected to the feedback line L2; The collector is connected to the second power source E2, the base is connected to the emitter of the transistor Tr1, and the emitter has a transistor Tr2 connected to the line L5. The feedback line L2 and the output line L1 are connected to each other. One side of the capacitor 4 and one side of the load 5 are connected to the output line L1, respectively. The other side of the capacitor 4 and the other side of the load 5 are each grounded.
상기 차동 증폭기(1)는 전원 공급 라인 L7을 통해 제2 전원 E2에 접속되고, 접지 라인 L8을 통해 접지되어 있다. 상기 차동 증폭기(1)는 기준 전압원(2)에서 비반전 입력단자(+ 단자)로 공급된 기준 전압 Vref와 귀환 라인 L2를 통해 반전 입력단자(- 단자)에 공급된 귀환 전압 Vb와의 차를, 상기 차동 증폭기(1)의 상호 컨덕턴스(또는 게인) Gm에 의해 규정된 전압-전류 변환 효율에 따라 전류로 변환한다. 이와 같이 변환된 전류는 라인 L4를 통해 FET(3)의 게이트에 공급된다.The differential amplifier 1 is connected to the second power supply E2 via the power supply line L7 and grounded through the ground line L8. The differential amplifier 1 measures the difference between the reference voltage Vref supplied from the reference voltage source 2 to the non-inverting input terminal (+ terminal) and the feedback voltage Vb supplied to the inverting input terminal (− terminal) through the feedback line L2. The current is converted in accordance with the voltage-current conversion efficiency defined by the mutual conductance (or gain) Gm of the differential amplifier 1. The current thus converted is supplied to the gate of the FET 3 via the line L4.
다음에 상기와 같이 구성된 n채널 FET 드라이버(100)의 동작에 대하여 설명한다.Next, the operation of the n-channel FET driver 100 configured as described above will be described.
상기 차동 증폭기(1)는 기준 전압원(2)로부터 비반전 입력단자(+ 단자)에 공급된 기준 전압 Vref와 귀환 라인 L2를 통해 반전 입력단자(- 단자)에 공급된 귀환 전압 Vb와의 차를, 상기 차동 증폭기(1)의 상호 컨덕턴스 Gm에 의해 규정된 전압-전류 변환 효율에 따라 전류로 변환한다. 이와 같이 변환된 상기 출력 전류는 라인 L4를 통해 FET(3)의 게이트에 공급된다. 따라서, FET(3)는 출력 라인 L1을 통해 상기 게이트 전류에 따른 소스 전류를 흐르게 한다. 그러면, 상기 소스 전류에 의한 전압이 출력 전압 Vo로서 부하(5)에 공급되며, 또한 귀환 전압 Vb로서 귀환 라인L2에 생기게 된다.The differential amplifier 1 measures the difference between the reference voltage Vref supplied from the reference voltage source 2 to the non-inverting input terminal (+ terminal) and the feedback voltage Vb supplied to the inverting input terminal (− terminal) through the feedback line L2. The current is converted in accordance with the voltage-to-current conversion efficiency defined by the mutual conductance Gm of the differential amplifier 1. The output current thus converted is supplied to the gate of the FET 3 via the line L4. Thus, the FET 3 causes the source current according to the gate current to flow through the output line L1. Then, the voltage caused by the source current is supplied to the load 5 as the output voltage Vo, and is generated in the feedback line L2 as the feedback voltage Vb.
예를 들면 부하(5)가 중부하에서 무부하로 변동한다고 가정한다. 그러면, 도 2(A)에 도시된 바와 같이, 무부하가 제공된 기간 T1동안에는 출력 전류(부하 전류) Io가 제로로 된다. 상기 기간 T1 이후에 부하(5)가 다시 중부하로 되는 경우에, 출력 전류 Io의 레벨은 중부하 상태일 때의 레벨로 된다. 상기 출력 전압(부하 전압) Vo는 도 2(B)에 도시된 바와 같이 출력 전류 Io의 변화에 따라 변한다. 또한, FET(3)의 게이트 전압 Vg는 도 2(C)에 도시된 바와 같이 변한다. 이는 다음과 같은 동작에 의한 것이다.For example, assume that the load 5 fluctuates from heavy to no load. Then, as shown in Fig. 2A, the output current (load current) Io becomes zero during the period T1 where no load is provided. In the case where the load 5 becomes heavy again after the above-mentioned period T1, the level of the output current Io becomes the level at the heavy load state. The output voltage (load voltage) Vo changes as the output current Io changes, as shown in FIG. In addition, the gate voltage Vg of the FET 3 changes as shown in Fig. 2C. This is caused by the following operation.
도 1에 도시된 n채널 FET 드라이버(100)는 다음 조건을 만족하도록 동작한다. 즉,The n-channel FET driver 100 shown in FIG. 1 operates to satisfy the following conditions. In other words,
E2 ≥Vo + Vth (Vth는 FET(3)의 한계 전압)E2 ≥Vo + Vth (Vth is the limit voltage of the FET (3))
E1 ≥Io ×Ron + Vo (Ron은 FET(3)의 온-저항)E1 ≥Io × Ron + Vo (Ron is the on-resistance of FET (3))
상기 클램핑 회로(6)는 라인 L4의 전압, 즉 FET(3)의 게이트에 공급된 게이트 전압 Vg가 출력 전압 Vo 미만으로 낮아지지 않도록 클램핑 동작을 행한다. 또한, 상기 클램핑 전압은 FET(3)의 한계 전압 Vth 미만의 값으로 설정된다. 이에 따라, 클램핑 회로(6)가 이하의 동작을 행한다.The clamping circuit 6 performs a clamping operation so that the voltage of the line L4, that is, the gate voltage Vg supplied to the gate of the FET 3 does not lower below the output voltage Vo. In addition, the clamping voltage is set to a value less than the threshold voltage Vth of the FET 3. As a result, the clamping circuit 6 performs the following operations.
상기 부하(5)가 중부하에서 무부하로 변동하여 출력 전류 Io가 제로로 된 후에, 상기 출력 전압 Vo는 과도 현상으로 인해 상승한다. 상기 FET(3)의 게이트 전압 Vg가 출력 전압 Vo 미만으로 되는 경우에, 도 2(C)에 도시된 바와 같이 상기 클램핑 회로(6)는 클램핑 동작을 행함으로써 게이트 전압 Vg가 시점 t4와 시점 t3 사이의 기간에서 소정 레벨(클램핑 전압)까지 상승된다. 보다 구체적으로, 상기 클램핑 회로(6)가 제공된 경우의 상기 게이트 전압 Vg는 상기 클램핑 회로(6)가 제공되지 않은 경우의 게이트 전압 Vg에 비해 전압 Vc 만큼 상승된다. 이에 따라, 상기 부하가 무부하나 경부하에서 중부하로 변동하는 경우인 다음 부하의 변동에 상기 출력 전류 제어 소자가 신속하게 응답할 수 있게 된다.After the load 5 fluctuates from heavy to no load and the output current Io becomes zero, the output voltage Vo rises due to a transient phenomenon. When the gate voltage Vg of the FET 3 becomes less than the output voltage Vo, the clamping circuit 6 performs a clamping operation as shown in Fig. 2C, so that the gate voltage Vg becomes the time point t4 and the time point t3. It rises to a predetermined level (clamping voltage) in the period between. More specifically, the gate voltage Vg when the clamping circuit 6 is provided is increased by the voltage Vc compared to the gate voltage Vg when the clamping circuit 6 is not provided. Accordingly, the output current control element can respond quickly to the next load variation, which is the case where the load is no load but fluctuates from light to heavy load.
즉, 시점 t3에서 부하(5)가 무부하에서 중부하로 변동하는 경우에, 출력 전류 Io가 부하(5)를 통해 흐르기 시작한다. 상기 출력 전압 Vo는 과도 현상으로 인해 시점 t3에서 강하하기 시작하여, 시점 t5에서 전압 V1만큼 내려간다. 이 시점 t5에서, FET(3)의 게이트 전압 Vg는 FET(3)의 한계 전압에 도달한다. 이 후에, 출력 전압 Vo는 상승하기 시작하여 소정 전압으로 돌아온다. 그러나, 상기 전압 V1이 종래의 레벨에 비해 낮아지고, 또한 시점 t3과 시점 t5 사이의 기간이 종래의 기간에 비해 짧아짐에 따라, 상기 출력 전압 Vo의 과도 응답이 개선된다.That is, when the load 5 fluctuates from no load to heavy load at time t3, the output current Io starts to flow through the load 5. The output voltage Vo starts to drop at the time point t3 due to the transient phenomenon, and decreases by the voltage V1 at the time point t5. At this time point t5, the gate voltage Vg of the FET 3 reaches the limit voltage of the FET 3. After this, the output voltage Vo starts to rise and returns to the predetermined voltage. However, as the voltage V1 becomes lower than the conventional level and the period between the time points t3 and t5 becomes shorter than the conventional time period, the transient response of the output voltage Vo is improved.
보다 구체적으로, 부하(5)가 무부하에서 중부하로 변동하기 전의 기간동안에, 상기 게이트 전압 Vg는 클램핑 회로(6)의 클램핑 동작에 의해 임의 레벨로 상승된다. 이러한 상태에서 부하(5)가 갑자기 중부하로 변동하고, 게이트 전압 Vg를 H 레벨로 상승시킨 상기 변동에 상기 차동 증폭기(1)가 응답하기 시작하는 경우에, 시점 t3과 시점 t6 사이의 전압차는 종래의 차에 비해 작게 되어 있다. 이로 인해, FET(3)는 고주파수에서 부하의 변동에 대해 신속하게 반응할 수 있으며, 이에 따라 과도 응답이 개선될 수 있게 된다.More specifically, during the period before the load 5 varies from no load to heavy load, the gate voltage Vg is raised to an arbitrary level by the clamping operation of the clamping circuit 6. In this state, when the load 5 suddenly fluctuates to heavy load, and the differential amplifier 1 starts to respond to the fluctuation which raised the gate voltage Vg to the H level, the voltage difference between the time point t3 and the time point t6 is conventionally Small compared to the difference. This allows the FET 3 to react quickly to changes in the load at high frequencies, thereby improving the transient response.
도 3(A)은 클램핑 회로에 의해 행해지는 클램핑 동작이 있는 경우와 없는 경우에 n채널 FET 드라이버(100)의 동작 차이를 설명하는 출력 전류를 나타내는 파형도이다. 도 3(B)는 클램핑 회로에 의해 행해지는 클램핑 동작이 있는 경우와 없는 경우에 n채널 FET 드라이버(100)의 동작 차이를 설명하는 출력 전압을 나타내는 파형도이다. 도 3(C)은 클램핑 회로에 의해 행해지는 클램핑 동작이 있는 경우와 없는 경우에 n채널 FET 드라이버(100)의 동작 차이를 설명하는 게이트 전압을 나타내는 파형도이다.Fig. 3A is a waveform diagram showing an output current explaining the operation difference of the n-channel FET driver 100 with and without clamping operation performed by the clamping circuit. Fig. 3B is a waveform diagram showing an output voltage explaining the operation difference of the n-channel FET driver 100 with and without clamping operation performed by the clamping circuit. Fig. 3C is a waveform diagram showing the gate voltage explaining the operation difference of the n-channel FET driver 100 with and without clamping operation performed by the clamping circuit.
도 3(A) 내지 도 3(C)에 있어서, 도 2(A) 내지 도 2(C)와 도 5(A) 내지 도 5(C)에 도시된 구성 요소와 대응하는 구성 요소에는 동일한 부호를 부여한다. 도 3(B)에 있어서, 시점 t3 이후의 기간에 있으며 변동 전압 V1을 가진 출력 전압 Vo는 클램핑 동작이 있는 경우의 전압 파형을 나타낸다. 시점 t3 이후의 동일한 기간에 있으며 변동 전압 V2를 가진 다른 출력 전압 Vo는 클램핑 동작이 없는 경우의 전압 파형을 나타낸다. 이러한 파형을 참조하면, 전압 V1이 전압 V2보다 낮고, 이에 따라 클램핑 동작이 있는 경우에 과도 응답이 개선되는 것을 알 수 있다.3 (A) to 3 (C), the same reference numerals are used for components corresponding to those shown in FIGS. 2A to 2C and 5A to 5C. To give. In Fig. 3B, the output voltage Vo in the period after the time point t3 and the variable voltage V1 shows the voltage waveform in the case where there is a clamping operation. Another output voltage Vo, which is in the same period after time t3 and has a varying voltage V2, represents the voltage waveform in the absence of a clamping operation. Referring to this waveform, it can be seen that the voltage V1 is lower than the voltage V2, thereby improving the transient response when there is a clamping operation.
도 3(C)에 있어서, 참조 부호 m1은 클램핑 동작이 있는 경우, 시점 t3에서 게이트 전압 Vg가 상승하는 라인을 나타낸다. 참조 부호 m2는 클램핑 동작이 없는 경우, 시점 t3에서 게이트 전압 Vg가 상승하는 라인을 나타낸다. 보다 구체적으로, 클램핑 동작이 있는 경우, 게이트 전압 Vg는 시점 t4 이후에 상승된 채로 유지되고, 시점 t3에서 라인 m1로 도시된 바와 같이 상승하기 시작하고, 시점 t5에서 한계 전압에 도달한다. 반대로, 클램핑 동작이 없는 경우, 게이트 전압 Vg는 시점 t2와 시점 t3 사이에서 L 레벨인 채로 있고, 시점 t3에서 라인 m2로 도시된 바와 같이 상승하기 시작하고, 시점 t13에서 한계 전압에 도달한다.In Fig. 3C, reference numeral m1 denotes a line at which the gate voltage Vg rises at the time point t3 when there is a clamping operation. Reference numeral m2 denotes a line at which the gate voltage Vg rises at a time point t3 when there is no clamping operation. More specifically, when there is a clamping operation, the gate voltage Vg remains raised after the time point t4, starts to rise as shown by the line m1 at the time point t3, and reaches the limit voltage at the time point t5. In contrast, in the absence of the clamping operation, the gate voltage Vg remains at the L level between the time points t2 and t3, starts rising as shown by the line m2 at time t3, and reaches the limit voltage at time t13.
도 3(C)에서 알 수 있는 바와 같이, 클램핑 동작이 있는 경우에 게이트 전압 Vg가 한계 전압에 도달하는데 필요한 시간은 클램핑 동작이 없는 경우에 비해 짧아진다. 이러한 구성에 의해, FET(3)이 신속하게 응답하여, 출력 전압 Vo를 소정 전압으로 보다 빨리 되돌릴 수 있게 된다.As can be seen in Fig. 3C, the time required for the gate voltage Vg to reach the limit voltage in the case of the clamping operation is shorter than in the case without the clamping operation. This configuration enables the FET 3 to respond quickly and return the output voltage Vo to the predetermined voltage more quickly.
상술한 바와 같은 실시형태에 의하면, 상기 부하(5)가 무부하에서 중부하로 변동하는 경우, 부하의 변동이 있기 전의 무부하 기간동안에 클램핑 회로(6)에 의해 실행된 클램핑 동작에 의해 출력 전류 제어 소자인 FET(3)의 게이트 전압이 상승된다. 이에 따라, 상기 FET(3)이 보다 신속하게 응답할 수 있다. 특히, 상기 FET(3)는 고주파수에서 부하의 변동에 대해 신속하게 응답할 수 있게 된다. 그 결과, 부하의 변동으로 인해 일어나는 출력 전압의 변동을 최소화로 억제하고, 과도 응답의 특성을 개선할 수 있게 된다. 또한, 상기 FET(3)의 경우와 같이 n채널 FET가 출력 전류 제어 소자로 사용되기 때문에, 소비 전력을 감축할 수 있다.According to the embodiment as described above, when the load 5 fluctuates from no load to heavy load, it is an output current control element by the clamping operation executed by the clamping circuit 6 during the no load period before the load fluctuations. The gate voltage of the FET 3 is raised. As a result, the FET 3 can respond more quickly. In particular, the FET 3 is able to respond quickly to changes in the load at high frequencies. As a result, the variation in the output voltage caused by the variation in the load can be suppressed to a minimum, and the characteristics of the transient response can be improved. In addition, since the n-channel FET is used as the output current control element as in the case of the FET 3, power consumption can be reduced.
상술된 실시형태에서, 부하(5)가 무부하에서 중부하로, 또 중부하에서 무부하로 변동하는 경우에 대하여 설명하였으나, 부하(5)가 경부하에서 중부하로, 또 중부하에서 경부하로 변동하는 경우에도, 상기 차동 증폭기(1) 및 FET(3)는 선형 동작에 의해 동일한 방식으로 동작하여 동일한 효과를 얻을 수 있다. 또한, 도 1에 도시된 클램핑 회로(6)의 회로 구성은 일례임을 주의한다. 그러므로, 본 발명은 상기 클램핑 동작을 행할 수 있는 회로를 적용할 수 있는 것이라면, 상기 예로 한정되지 않는다.In the above-described embodiment, the case where the load 5 fluctuates from no load to heavy load and from heavy to no load has been described. However, even when the load 5 fluctuates from light to heavy load and from heavy to light load, The differential amplifier 1 and the FET 3 can be operated in the same manner by linear operation to obtain the same effect. Note that the circuit configuration of the clamping circuit 6 shown in FIG. 1 is an example. Therefore, the present invention is not limited to the above examples as long as the circuit capable of performing the clamping operation can be applied.
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