KR20050001189A - Method for fabricating capacitor of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 보다 상세하게는 TEOS 캐핑질화막을 이용하여 에치백시의 배리어로 사용함과 동시에 TEOS를 덮어서 카본 등의 오염성분을 방출시키지 않아 균일한 MPS 그레인 성장을 하여 캐패시턴스값을 증가시킬 수 있는 반도체소자의 캐패시터 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a capacitor of a semiconductor device, and more particularly, to use a TEOS capping nitride film as a barrier for etch-back and at the same time to cover the TEOS and release contaminants such as carbon, thereby achieving uniform MPS grain growth. The present invention relates to a method for manufacturing a capacitor of a semiconductor device capable of increasing a capacitance value.
최근 디램기술과 에스램을 접목시킨 유사(pseudo) 에스램 개발에 있어서 디램과 똑같은 캐패시터를 구성하여 소자를 구성하고 있다.Recently, in the development of pseudo SRAMs incorporating DRAM technology and SRAM, devices are constructed by configuring the same capacitor as DRAM.
캐패시터 용량을 증대시키기 위하여 캐패시터 높이를 상당부분 높이게 되었고, 이 때문에 PE-TEOS 등을 이용한 증착(즉, 1500∼2500nm) 및 식각으로 캐패시터를 정의하고 있다.In order to increase the capacity of the capacitor, the height of the capacitor has been increased considerably. For this reason, the capacitor is defined by deposition (that is, 1500 to 2500 nm) and etching using PE-TEOS.
그런데, 디램에 비해 주변(peripheral) 영역이 상대적으로 넓은 에스램에 있어서 캐패시터 면적증대를 위한 MPS 그레인 성장시에 TEOS 등에서 외부확산되는 카본 등의 오염으로 셀블럭가장자리 및 테스트패턴에서의 MPS 그레인 성장이 저하되어 테스트패턴에서의 MPS 그레인성장이 저하되어 테스트패턴이 셀의 캐패시턴스 값을 대변하지 못하고 셀블럭도 전체적으로 그레인 성장되는 정도가 줄어 들어 캐패시턴스값의 상승에 많은 문제점이 있다.However, in the SRAM where the peripheral area is relatively larger than DRAM, MPS grain growth in the cell block edge and test pattern is prevented due to contamination of carbon, which is externally diffused in TEOS, during MPS grain growth for increasing the capacitor area. As the MPS grain growth in the test pattern is lowered, the test pattern does not represent the capacitance value of the cell, and the degree of grain growth of the cell block as a whole decreases, thereby increasing the capacitance value.
또한, 기존의 경우에 셀블럭에서의 가장자리 및 테스트패턴에서의 그레인 성장모습을 나타낸 도 1에서와 같이 그레인 사이즈 및 밀도측면에서 매우 열악한 모습을 나타내고 있다.In addition, in the conventional case, as shown in Fig. 1 showing the grain growth pattern at the edge and the test pattern in the cell block, it is very poor in terms of grain size and density.
이는 TEOS (Si(OC2H5)4)에 함유된 카본 등이 MPS 그레인 성장시에 외부확산되어 주변에 상대적으로 TEOS 분포가 큰 셀블럭 가장자리와 테스트패턴의 그레인 성장을 방해하기 때문이다.This is because carbon contained in TEOS (Si (OC 2 H 5 ) 4 ) is externally diffused at the time of MPS grain growth, which hinders grain growth of the cell block edge and test pattern having a large TEOS distribution around the periphery.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, TEOS 캐핑질화막을 이용하여 에치백시의 배리어로 사용함과 동시에 TEOS를 덮어서 카본 등의 오염성분을 방출시키지 않아 균일한 MPS 그레인 성장을 하여 캐패시턴스값을 증가시킬 수 있는 반도체소자의 캐패시터 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems of the prior art, using a TEOS capping nitride film as a barrier for etch back and at the same time covering the TEOS does not release contaminants such as carbon uniform MPS grain growth The purpose of the present invention is to provide a method for manufacturing a capacitor of a semiconductor device capable of increasing the capacitance value.
도 1은 종래기술에 따른 반도체소자의 캐패시터 제조방법에 있어서, 카본오염에 의한 비정상적으로 성장된 테스트패턴 및 셀블럭 가장자리의 그레인 성장 상태를 보여 주는 사진,1 is a photograph showing a grain growth state of an edge of an abnormally grown test pattern and cell block due to carbon contamination in a method of manufacturing a capacitor of a semiconductor device according to the prior art;
도 2a 내지 2i는 본 발명에 따른 반도체소자의 캐패시터 제조방법을 설명 하기 위한 공정단면도,2A through 2I are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention;
도 3a 는 본 발명에 따른 반도체소자의 캐패시터 제조방법에 의해 형성된 정상적인 셀 블록내부를 보여 주는 사진이고, 도 3b는 정상적인 셀블럭 가장자리 및 테스트패턴을 보여 주는 사진.Figure 3a is a photograph showing the inside of the normal cell block formed by the capacitor manufacturing method of the semiconductor device according to the present invention, Figure 3b is a photograph showing the normal cell block edge and the test pattern.
[도면부호의설명][Description of Drawing Reference]
21 : 반도체기판 23 : 게이트산화막21 semiconductor substrate 23 gate oxide film
25 : 도전층패턴 27 : 게이트하드마스크25: conductive layer pattern 27: gate hard mask
29 : 스페이서 31 : 층간절연막29 spacer 31 interlayer insulating film
33 : 콘택플러그 35 : PE-TEOS 박막33: contact plug 35: PE-TEOS thin film
37 : TEOS 캡핑질화막 39 : 하드마스크용 폴리실리콘층37 TEOS capping nitride film 39 polysilicon layer for hard mask
41 : 스토리지노드콘택홀 43 : 폴리실리콘층41: storage node contact hole 43: polysilicon layer
45 : 레지스트막 47 : MPS 그레인45: resist film 47: MPS grain
49 : 스토리지노드전극49: storage node electrode
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 캐패시터 제조방법 은, 반도체기판상에 형성된 층간절연막내에 콘택플러그를 형성하는 단계;According to another aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor device, the method including: forming a contact plug in an interlayer insulating film formed on a semiconductor substrate;
상기 콘택플러그를 포함한 층간절연막상에 TEOS박막을 형성하는 단계;Forming a TEOS thin film on the interlayer insulating film including the contact plug;
상기 TEOS박막상에 캡핑질화막과 하드마스크를 적층하는 단계;Stacking a capping nitride film and a hard mask on the TEOS thin film;
상기 하드마스크 및 캡핑질화막을 순차적으로 제거하는 단계;Sequentially removing the hard mask and the capping nitride layer;
상기 하드마스크를 이용하여 상기 TEOS 박막을 제거하여 상기 콘택플러그상면을 노출시키는 스토리지노드콘택홀을 형성하는 단계;Removing the TEOS thin film using the hard mask to form a storage node contact hole exposing the contact plug top surface;
상기 잔존하는 하드마스크를 제거한후 스토리지노드콘택홀을 포함한 캡핑질화막상에 폴리실리콘층을 형성하는 단계;Removing the remaining hard mask to form a polysilicon layer on a capping nitride layer including a storage node contact hole;
상기 캡핑질화막 상면이 드러날 때까지 상기 폴리실리콘층을 선택적으로 제거하는 단계;Selectively removing the polysilicon layer until the top surface of the capping nitride film is exposed;
상기 폴리실리콘층 표면에 MPS 그레인을 성장시켜 스토리지노드전극을 형성하는 단계; 및Forming a storage node electrode by growing MPS grain on the surface of the polysilicon layer; And
상기 스토리지노드전극상에 유전체막과 상부전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.And forming a dielectric film and an upper electrode on the storage node electrode.
(실시예)(Example)
이하, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a method of manufacturing a capacitor of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 2i는 본 발명에 따른 반도체소자의 캐패시터 제조방법을 설명 하기 위한 공정단면도이다.2A to 2I are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.
도 3a 는 본 발명에 따른 반도체소자의 캐패시터 제조방법에 의해 형성된 정상적인 셀 블록내부를 보여 주는 사진이고, 도 3b는 정상적인 셀블럭 가장자리 및 테스트패턴을 보여 주는 사진이다.3A is a photograph showing the inside of a normal cell block formed by a capacitor manufacturing method of a semiconductor device according to the present invention, and FIG. 3B is a photograph showing a normal cell block edge and a test pattern.
본 발명에 따른 반도체소자의 캐패시터 제조방법은, 도 2a에 도시된 바와 같이, 먼저 반도체기판(21)상에 게이트산화막(23)과 게이트전극(25) 및 하드마스크 (27)을 적층한후 이들 측면에 스페이서(29)를 형성한다.In the method of manufacturing a capacitor of a semiconductor device according to the present invention, as shown in FIG. 2A, first, a gate oxide film 23, a gate electrode 25, and a hard mask 27 are stacked on a semiconductor substrate 21. The spacer 29 is formed on the side.
그다음, 상기 스페이서(29)를 포함한 전체 구조의 상면에 제1층간절연막 (31)을 증착한 후 플러그콘택 마스크(미도시)를 이용하여 상기 제1층간절연막(31)을 선택적으로 제거하여 플러그콘택홀(미도시)을 형성한다.Then, after depositing the first interlayer insulating film 31 on the upper surface of the entire structure including the spacer 29, the plug contact by selectively removing the first interlayer insulating film 31 using a plug contact mask (not shown). A hole (not shown) is formed.
이어서, 상기 플러그콘택홀(미도시)을 포함한 제1층간절연막(31)상에 도전 물질층을 증착한후 이를 전면식각 또는 CMP하여 상기 플러그콘택홀(미도시) 내에 콘택플러그(33)을 형성한다.Subsequently, after the conductive material layer is deposited on the first interlayer insulating layer 31 including the plug contact hole (not shown), the contact plug 33 is formed in the plug contact hole (not shown) by etching the entire surface or CMP. do.
그다음, 상기 콘택플러그(33)를 포함한 제1층간절연막(31)상에 캐패시터 높이확보를 위한 PE-TEOS박막(35)과 TEOS로부터 방출될 수 있는 카본 오염을 억제하는 TEOS 캡핑질화막(37) 및 스토리지노드 하드마스크로 사용하기 위한 폴리 실리콘층(39)을 순차적으로 형성한다.Then, on the first interlayer insulating film 31 including the contact plug 33, the PE-TEOS thin film 35 for securing the capacitor height and the TEOS capping nitride film 37 for suppressing carbon contamination that may be emitted from the TEOS and The polysilicon layer 39 for use as a storage node hard mask is sequentially formed.
이어서, 도 2b에 도시된 바와같이, 상기 폴리실리콘층(39)상에 스토리지노드 마스크용 레지스트패턴(미도시)을 형성한후 이를 마스크로 상기 폴리실리콘층(39) 및 TEOS 캐핑질화막(37)을 순차적으로 제거한다.Subsequently, as shown in FIG. 2B, a resist pattern for a storage node mask (not shown) is formed on the polysilicon layer 39, and the polysilicon layer 39 and the TEOS capping nitride layer 37 are formed using the mask as a mask. Remove sequentially.
그다음, 도 2c에 도시된 바와같이, 상기 레지스트패턴(미도시)을 제거한후 상기 패터닝된 하드마스크용 폴리실리콘층(39)을 마스크로 상기 PE-TEOS박막(35) 을 식각하여 상기 콘택플러그(33)상면을 노출시키는 높은 높이의 스토리지노드 콘택홀(41)을 형성한다.Next, as shown in FIG. 2C, the PE-TEOS thin film 35 is etched using the patterned hard mask polysilicon layer 39 as a mask after removing the resist pattern (not shown). 33) A storage node contact hole 41 having a high height is formed to expose the top surface.
이어서, 도 2d에 도시된 바와같이, 상기 스토리지노드콘택홀(41)을 형성한후 잔존하는 하드마스크용 폴리실리콘층(39)을 에치백하여 제거한다. 이때, 상기 폴리실리콘층(39)을 에치백하기 전에 레지스트(PR)를 상기 스토리지노드콘택홀 (41)을포함한 전체 구조의 상면에 도포하여 상기 스토리지노드콘택홀(41)을 매립 한후 상기 레지스트(PR)와 함께 폴리실리콘층(39)을 에치백하여 제거한 다음 잔존 하는 레지스트를 습식식각에 의해 완전히 제거한다. 이때, 상기 캡핑질화막(37) 은 식각정지 배리어막으로 이용한다.Subsequently, as shown in FIG. 2D, after forming the storage node contact hole 41, the remaining polysilicon layer 39 for hard mask is etched back and removed. At this time, before etching back the polysilicon layer 39, the resist PR is applied to the upper surface of the entire structure including the storage node contact hole 41 to fill the storage node contact hole 41 and then the resist ( The polysilicon layer 39 is removed by etching back together with PR), and then the remaining resist is completely removed by wet etching. In this case, the capping nitride layer 37 is used as an etch stop barrier layer.
그다음, 도 2e에 도시된 바와같이, 상기 스토리지노드콘택홀(43)을 포함한 상기 캡핑질화막(37)상에 스토리지노드용 폴리실리콘층(43)을 증착한다.Next, as shown in FIG. 2E, a polysilicon layer 43 for a storage node is deposited on the capping nitride layer 37 including the storage node contact hole 43.
이어서, 도 2f에 도시된 바와같이, 상기 스토리지노드용 폴리실리콘층(43)상에 스토리지노드용 폴리실리콘층 에치백공정시에 실린더 내벽 보호를 위해 상기 스토리지 노드콘택홀(43)을 매립할 정도로 레지스트막(45)을 도포한다.Subsequently, as shown in FIG. 2F, the storage node contact hole 43 is embedded on the storage node polysilicon layer 43 to protect the inner wall of the cylinder during the polysilicon layer etchback process for the storage node. The resist film 45 is applied.
그다음, 도 2g에 도시된 바와같이, 에치백공정을 실시하여 상기 캡핑질화막 (37)을 식각정지막으로 사용하여 상기 레지스트막(45)과 캡핑질화막(37)상의 스토 리지노드용 폴리실리콘층(43)부분을 제거한다.Then, as shown in FIG. 2G, an etch back process is performed to use the capping nitride layer 37 as an etch stop layer, and the polysilicon layer for the storage node on the resist layer 45 and the capping nitride layer 37 ( 43) Remove the part.
이어서, 도 2h에 도시된 바와같이, 잔존하는 레지스트막(45)을 습식식각(dip out)에 의해 제거한후 노출되는 폴리실리콘층(43)의 표면에 MPS 그레인(47)을 성장시켜 스토리지노드전극(49)을 형성한다. 이때, TEOS 캡핑질화막으로 인하여 TEOS에서 카본의 외부확산이 억제되어 MPS 그레인 성장을 균일하게 수행할 수 있다.Subsequently, as illustrated in FIG. 2H, the remaining resist film 45 is removed by wet out, and then MPS grains 47 are grown on the exposed surface of the polysilicon layer 43 to form a storage node electrode. Form 49. At this time, external diffusion of carbon in TEOS is suppressed due to the TEOS capping nitride film, so that MPS grain growth may be uniformly performed.
이렇게 하여 도 3a 및 도 3b에서와 같이 TEOS를 노출하지 않은 상태에서 셀블럭, 테스트패턴의 구분없이 정상적인 MPS 그레인 성장 모습을 확인할 수 있다.In this manner, as shown in FIGS. 3A and 3B, normal MPS grain growth can be confirmed without distinguishing cell blocks and test patterns without exposing TEOS.
그다음, 도면에는 도시하지 않았지만, 상기 MPS그레인(47)이 성장되어 이루는 스토 리지노드전극(49)상에 유전체막과 상부전극용 도전층을 순차적으로 적층하여 캐패시터 제조를 완료한다.Subsequently, although not shown in the drawing, the dielectric layer and the upper electrode conductive layer are sequentially stacked on the storage node electrode 49 formed by the growth of the MPS grain 47 to complete the capacitor manufacturing.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법에 의하면, PE-TEOS를 이용한 캐패시터 높이 형성용 산화막에서 외부확산되는 카본을 캡핑질화막으로 억제할 수 있어 균일한 MPS 그레인 성장이 가능해져 캐패시턴스 증대 및 수율 향상이 기대된다.As described above, according to the method of manufacturing a capacitor of a semiconductor device according to the present invention, carbon that is externally diffused in an oxide film for forming a capacitor height using PE-TEOS can be suppressed by a capping nitride film, thereby enabling uniform MPS grain growth. Increased capacitance and improved yield are expected.
또한, 테스트패턴상의 캐패시터가 셀 특성을 대변하는 것이 가능하게 된다.It is also possible for the capacitor on the test pattern to represent the cell characteristics.
그리고, 캡핑질화막을 식각배리어로 하는 두 번의 폴리 에치백박막을 진행하여 산화막의 손실을 최소화할 수 있다.In addition, it is possible to minimize the loss of the oxide film by performing two poly-etch back thin films using the capping nitride film as an etching barrier.
더욱이, 복잡한 공정 / 장비의 추가소요없이 기존의 장비와 공정을 이용하여 응용 및 적용이 가능하다.Moreover, applications and applications can be made using existing equipment and processes without the need for complicated process / equipment addition.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various changes can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |