KR20050000652A - 액정표시장치 - Google Patents

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Abstract

본 발명은 데이터라인의 수를 줄임과 아울러 적어도 하나 이상의 게이트라인을 통과하여 다른 게이트라인에 소오스전극이 접속될 때 라인저항을 최소화할 수 있도록 한 액정표시장치에 관한 것이다.
본 발명의 액정표시장치는 게이트라인들 및 데이터라인들의 교차부마다 형성되는 액정셀들과; 액정셀들을 구동하기 위하여 액정셀들 각각에 형성되는 적어도 하나 이상의 박막트랜지스터들과; i(i는 자연수)번째 수평라인에 형성됨과 아울러 액정셀들 각각에 형성된 박막트랜지스터들 중 어느 하나로부터 신장되고, 적어도 하나 이상의 게이트라인을 경유하여 i번째 수평라인 이외의 다른 수평라인을 이루는 게이트라인과 접속되는 소오스돌출부와; 소오스돌출부와 접속되기 위하여 다른 수평라인을 이루는 게이트라인으로부터 신장되도록 형성되는 게이트돌출부를 구비한다.

Description

액정표시장치{Liquid Crystal Display Device}
본 발명은 액정표시장치에 관한 것으로 특히, 데이터라인의 수를 줄임과 아울러 적어도 하나 이상의 게이트라인을 통과하여 다른 게이트라인에 소오스전극이 접속될 때 라인저항을 최소화할 수 있도록 한 액정표시장치에 관한 것이다.
액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 화소 매트릭스를 가지는 액정패널과 액정패널을 구동하기 위한 구동회로를 구비한다. 구동회로는 화상정보가 표시패널에 표시되도록 화소 매트릭스를 구동하게 된다.
도 1은 종래의 액정표시장치를 나타내는 도면이다.
도 1을 참조하면, 종래의 액정표시장치는 액정패널(2)과, 액정패널(2)의 데이터라인들(DL1 내지 DLm)을 구동하기 위한 데이터 드라이버(4)와, 액정패널(2)의 게이트라인들(GL1 내지 GLn)을 구동하기 위한 게이트 드라이버(6)를 구비한다.
액정패널(2)은 게이트라인들(GL1 내지 GLn)과 데이터라인들(DL1 내지 DLm)의 교차부에 각각 형성된 박막 트랜지스터(TFT)와, 박막 트랜지스터(TFT)에 접속되고 매트릭스 형태로 배열되어진 액정셀들을 구비한다.
게이트 드라이버(6)는 도시되지 않은 타이밍 제어부로부터의 제어신호에 따라 게이트 라인들(GL1 내지 GLn)에 순차적으로 게이트신호를 공급한다. 데이터 드라이버(4)는 타이밍 제어부로부터 공급되는 데이터(R,G,B)를 아날로그 신호인 비디오신호로 변환하여 게이트라인들(GL1 내지 GLn)에 게이트신호가 공급되는 1수평주기마다 1수평라인분의 비디오신호를 데이터라인들(DL1 내지 DLm)로 공급한다.
박막 트랜지스터(TFT)는 게이트라인(GL1 내지 GLn)으로부터의 게이트신호에 응답하여 데이터라인(DL1 내지 DLm)으로부터의 데이터를 액정셀로 공급한다. 액정셀은 액정을 사이에 두고 대면하는 공통전극과, 박막 트랜지스터(TFT)에 접속된 화소전극으로 구성되므로 등가적으로 액정 캐패시터(Clc)로 표시될 수 있다. 이러한 액정셀은 액정 캐패시터(Clc)에 충전된 데이터전압을 다음 데이터전압이 충전될 때 까지 유지시키기 위하여 이전단 게이트라인에 접속된 스토리지 캐패시터(도시되지 않음)를 포함한다.
이와 같은 종래의 액정표시장치의 액정셀들은 게이트라인들(GL1 내지 GLn)과 데이터라인들(DL1 내지 DLm)의 교차부에 각각 위치되기 때문에 데이터라인들(DL1내지 DLm)의 수만큼(즉 m개) 수직라인을 형성한다. 다시 말하여, 액정셀들은 m개의 수직라인 및 n개의 수평라인을 이루도록 매트릭스 형태로 배치된다.
여기서 알수 있듯이, 종래에는 m개의 수직라인의 액정셀들을 구동하기 위하여 m개의 데이터라인들(DL1 내지 DLm)을 필요로한다. 따라서, 종래에는 액정패널(2)을 구동하기 위하여 다수의 데이터라인들(DL1 내지 DLm)이 형성되고, 이에 따라 공정시간 및 제조비용이 낭비되는 단점이 있다. 또한, m개의 데이터라인들(DL1 내지 DLm)을 각각을 구동하기 위하여 데이터 드라이버(4) 내에 많은 수의 데이터 드라이버 집적회로(Integrated Circuit : 이하 "IC"라 함)가 포함되어야 하므로 많은 제조비용이 소모되어야 하는 문제점이 있다.
따라서, 본 발명의 목적은 데이터라인의 수를 줄임과 아울러 적어도 하나 이상의 게이트라인을 통과하여 다른 게이트라인에 소오스전극이 접속될 때 라인저항을 최소화할 수 있도록 한 액정표시장치를 제공하는 것이다.
도 1은 종래의 액정표시장치를 나타내는 도면.
도 2는 본 발명의 실시예에 의한 액정표시장치를 나타내는 도면.
도 3은 도 2에 도시된 게이트 드라이버에 의해 게이트라인들로 공급되는 게이트신호를 나타내는 파형도.
도 4는 본 발명의 다른 실시예에 의한 액정표시장치를 나타내는 도면.
도 5 및 도 6은 도 2에 도시된 박막트랜지스터들의 구조를 나타내는 단면도.
도 7은 소오스돌출부와 게이트돌출부의 접속과정을 나타내는 제 1실시예의 도면.
도 8a 및 8b는 도 7에 도시된 Ⅷ-Ⅷ'를 절취하여 나타내는 단면도.
도 9는 소오스돌출부와 게이트돌출부의 접속과정을 나타내는 제 2실시예의 도면.
도 10a 및 10b는 도 9에 도시된 Ⅹ-Ⅹ'를 절취하여 나타내는 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
2,20 : 액정패널 4,22 : 데이터 드라이버
6,24 : 게이트 드라이버 10,12 : 액정셀
14,16 : 스위칭부 60,86 : 접촉홀
70,80 : 소오스돌출부 72,82 : 게이트돌출부
74,86 : 연결부 101,130 : 기판
102,132 : 게이트절연막 106,134 : 게이트전극
108,136 : 소스전극 110,138 : 드레인전극
112,148 : 보호막 114,116,140,146 : 반도체층
118,142 : 드레인 접촉홀 120,144 : 화소전극
상기 목적을 달성하기 위하여 본 발명의 액정표시장치는 게이트라인들 및 데이터라인들의 교차부마다 형성되는 액정셀들과; 액정셀들을 구동하기 위하여 액정셀들 각각에 형성되는 적어도 하나 이상의 박막트랜지스터들과; i(i는 자연수)번째 수평라인에 형성됨과 아울러 액정셀들 각각에 형성된 박막트랜지스터들 중 어느 하나로부터 신장되고, 적어도 하나 이상의 게이트라인을 경유하여 i번째 수평라인 이외의 다른 수평라인을 이루는 게이트라인과 접속되는 소오스돌출부와; 소오스돌출부와 접속되기 위하여 다른 수평라인을 이루는 게이트라인으로부터 신장되도록 형성되는 게이트돌출부를 구비한다.
상기 소오스돌출부는 박막트랜지스터들의 소오스전극 및 드레인전극과 동일 물질로 형성된다.
상기 소오스돌출부는 Mo으로 형성된다.
상기 게이트돌출부는 박막트랜지스터들의 게이트전극과 동일 물질로 형성된다.
상기 게이트돌출부는 AlNd로 형성된다.
상기 게이트돌출부는 i+2번째 수평라인을 이루는 게이트라인으로부터 신장된다.
상기 게이트돌출부 및 소오스돌출부를 전기적으로 접속시키기 위한 연결부를 구비한다.
상기 연결부는 게이트돌출부의 길이가 최대한 신장될 수 있도록 i+1번째 수평라인을 이루는 게이트라인과 중첩되도록 형성된다.
상기 연결부는 i+2번째 수평라인에 형성된다.
상기 연결부는 게이트돌출부의 길이가 최대한 신장될 수 있도록 i+1번째 수평라인을 이루는 게이트라인과 인접되도록 형성된다.
상기 연결부는 액정셀에 형성된 화소전극과 동일물질로 형성된다.
상기 연결부는 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO), 인듐-징크-옥사이드(Indium-Zinc-Oxide : IZO) 및 인듐-틴-징크-옥사이드(Indium-Tin-Zinc-Oxide : ITZO) 중 어느 하나로 형성된다.
상기 연결부는 상기 소오스돌출부상에 소오스돌출부와 접속되도록 형성되고, 게이트돌출부는 접촉홀을 통하여 연결부와 접속된다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 2 내지 도 10을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 2는 본 발명의 실시예에 의한 액정표시장치를 나타내는 도면이다.
도 2를 참조하면, 본 발명의 실시예에 의한 액정표시장치는 액정패널(20)과, 액정패널(20)의 데이터라인들(DL1 내지 DLm/2)을 구동하기 위한 데이터 드라이버(22)와, 액정패널(20)의 게이트라인들(GL1 내지 GLn)을 구동하기 위한 게이트 드라이버(24)를 구비한다.
액정패널(20)은 게이트라인들(GL1 내지 GLn)과 데이터라인들(DL1 내지 DLm/2)의 교차부에 형성된 제 1액정셀(10) 및 제 2액정셀(12)들과, 제 1액정셀(10)들 각각에 형성되어 제 1액정셀(10)을 구동시키기 위한 제 1스위칭부(14) 및 제 2액정셀(12)들 각각에 형성되어 제 2액정셀(12)을 구동시키기 위한 제 2스위칭부(16)를 구비한다. 제 1 및 제 2액정셀(10,12)들은 액정을 사이에 두고 대면하는 공통전극과, 제 1스위칭부(14) 및 제 2스위칭부(16)에 각각 접속되는 화소전극으로 구성되므로 등가적으로 액정 캐패시터(Clc)로 표시될 수 있다. 여기서, 제 1 및 제 2액정셀(10,12)들은 액정 캐패시터(Clc)에 충전된 데이터전압을 다음 데이터전압이 충전될 때 까지 유지시키기 위하여 이전단 게이트라인에 접속된 스토리지 캐패시터(도시되지 않음)를 포함한다.
제 1액정셀(10) 및 제 1스위칭부(14)는 데이터라인(DL)의 좌측, 즉 기수번째 수직라인에 형성된다. 제 2액정셀(12) 및 제 2스위칭부(16)는 데이터라인(DL)의 우측, 즉 우수번째 수직라인에 형성된다. 다시 말하여, 제 1액정셀(10) 및 제 2액정셀(12)은 하나의 데이터라인(DL)을 사이에 두고 좌/우측에 형성된다. 이때, 제 1액정셀(10) 및 제 2액정셀(12)은 인접되게 위치된 데이터라인(DL)으로부터 비디오신호를 공급받는다. 즉, 본 발명의 실시예에 의한 액정표시장치에 의하면 도 1에 도시된 종래의 액정표시장치에 비하여 데이터라인(DL)의 수가 절반으로 줄어들게 된다.
한편, 본 발명에서 제 1액정셀(10) 및 제 2액정셀(12)의 위치는 도 4와 같이 변경될 수 있다. 즉, 도 4와 같이 제 1액정셀(10) 및 제 1스위칭부(14)는 데이터라인(DL)의 우측에 형성되고, 제 2액정셀(12) 및 제 2스위칭부(16)는 데이터라인(DL)의 좌측에 형성된다. 다시 말하여, 제 1액정셀(10) 및 제 1스위칭부(14)는 우수번째 수직라인에 형성되고, 제 2액정셀(12) 및 제 2스위칭부(16)는 기수번째 수직라인에 형성되게 된다.
i(i는 자연수) 번째 수평라인에 위치된 제 1액정셀(10)을 구동시키기 위한 제 1스위칭부(14)는 제 1 및 제 2박막 트랜지스터(TFT1,TFT2)를 구비한다. 제 1박막 트랜지스터(TFT1)의 게이트단자는 i번째 게이트라인(GLi)에 접속되고, 소오스단자는 i+2번째 게이트라인(GLi+2)에 접속된다. 제 2박막 트랜지스터(TFT2)의 게이트단자는 제 1박막 트랜지스터(TFT1)의 드레인단자에 접속되고, 소오스단자는 인접된 데이터라인(DL)에 접속된다. 그리고, 제 2박막 트랜지스터(TFT2)의 드레인단자는 제 1액정셀(10)에 접속된다. 이와 같은 제 1스위칭부(14)는 i번째 게이트라인(GLi) 및 i+2번째 게이트라인(GLi+2)에 구동신호가 공급될 때 제 1액정셀(10)로 비디오신호를 공급하게 된다.
i번째 수평라인에 위치된 제 2액정셀(12)을 구동시키기 위한 제 2스위칭부(16)는 제 3박막 트랜지스터(TFT3)을 구비한다. 제 3박막 트랜지스터(TFT3)의 게이트단자는 i번째 게이트라인(GLi)에 접속되고, 소오스단자는 인접된 데이터라인(DL)에 접속된다. 그리고, 제 3박막 트랜지스터(TFT3)의 드레인단자는 제 2액정셀(12)에 접속된다. 이와 같은 제 2스위칭부(16)는 i번째 게이트라인(GLi)에 구동신호가 공급될 때 제 2액정셀(12)로 비디오신호를 공급하게 된다.
데이터 드라이버(22)는 타이밍제어부로부터 공급되는 데이터(R,G,B)를 아날로그 신호인 비디오신호로 변환하여 데이터라인들(DL1 내지 DLm/2)에 공급한다. 이때, 도 1에 도시된 종래의 액정표시장치에 비하여 데이터라인들(DL1 내지 DLm/2)의 수가 절반으로 감소되었기 때문에 데이터 드라이버(22)에 포함되는 데이터 드라이버 IC의 수도 절반으로 감소된다.
게이트 드라이버(24)는 도시되지 않은 타이밍제어부로부터 공급되는 제어신호에 따라 도 3과 같이 게이트라인들(GL1 내지 GLn) 각각에 제 1게이트신호(SP1) 및 제 2게이트신호(SP2)를 공급한다. 여기서, 제 2게이트신호(SP2)는 제 1게이트신호(SP1) 보다 넓은 폭을 갖도록 설정된다.
한편, 게이트 드라이버(24)는 i번째 게이트라인(GLi)에 공급되는 제 2게이트신호(SP2)와 i+2번째 게이트라인(GLi+2)에 공급되는 제 1게이트신호(SP1)가 제 1기간(TA)동안 중첩되게 공급한다. 이때, 제 2게이트신호(SP2)의 폭이 제 1게이트신호(SP1)의 폭보다 넓게 형성되어 있기 때문에 제 1기간(TA)에 이은 제 2기간(TB)에는 제 2게이트신호(SP2)와 제 1게이트신호(SP1)가 중첩되지 않는다.
다시 말하여, 제 i번째 게이트라인(GLi)에 공급되는 제 2게이트신호(SP2)는 i+2번째 게이트라인(GLi+2)에 공급되는 제 1게이트신호(SP1)와 동시에 공급된다. 따라서, 제 1기간(TA) 동안 제 i번째 게이트라인(GLi)에 공급되는 제 2게이트신호(SP2)는 i+2번째 게이트라인(GLi+2)에 공급되는 제 1게이트신호(SP1)가 중첩되게 공급된다. 이후, 제 1기간(TA)의 이은 제 2기간(TB) 동안에는 i번째 게이트라인(GLi)에 제 2게이트신호(SP2) 만이 공급된다.
i번째 수평라인에 위치된 액정셀들(10,12)로 비디오신호가 공급되는 과정을 상세히 설명하면, 먼저 제 1기간(TA) 동안 i번째 게이트라인(GLi)에 제 2게이트신호(SP2)가 공급됨과 아울러 i+2번째 게이트라인(GLi+2)에 제 1게이트신호(SP1)가 공급된다. i+2번째 게이트라인(GLi)으로 공급된 제 1게이트신호(SP1)는 제 1박막트랜지스터(TFT1)의 소오스단자로 공급된다. 이때, i번째 게이트라인(GLi)에 공급되는 제 2게이트신호(SP2)에 의해 제 1박막 트랜지스터(TFT1)가 턴-온되기 때문에제 1박막 트랜지스터(TFT1)의 소오스단자로 공급된 제 1게이트신호(SP1)는 제 2박막 트랜지스터(TFT2)의 게이트단자로 공급되어 제 2박막 트랜지스터(TFT2)를 턴-온시킨다. 제 2박막 트랜지스터(TFT2)가 턴-온되면 데이터라인(DL)으로 공급되는 제 1비디오신호(DA)가 제 2박막 트랜지스터(TFT2)를 경유하여 제 1액정셀(10)로 공급된다.
이어서, i번째 게이트라인(GLi)에 제 2게이트신호(SP2)만이 공급되는 제 2기간(TB)에는 제 3박막 트랜지스터(TFT3)가 턴-온된다. 제 3박막 트랜지스터(TFT3)가 턴-온되면 데이터라인(DL)으로 공급되는 제 2비디오신호(DB)가 제 3박막 트랜지스터(TFT3)를 경유하여 제 2액정셀(12)로 공급된다.
한편, 실질적으로 제 2액정셀(12)은 제 1기간(TA) 동안에도 제 2게이트신호(SP2)를 공급받기 때문에 제 1기간(TA)동안 제 1비디오신호(DA)를 차징하게 된다. 하지만, 제 1기간(TA)이어지는 제 2기간(TB)동안 제 2비디오신호(DB)를 공급받기 때문에 제 2액정셀(12)에는 원하는 비디오신호(DB)가 차징될 수 있다.
한편, 도 2 및 도 4에 도시된 박막트랜지스터들(TFT)은 도 5와 같이 형성된다.
도 5를 참조하면, 박막트랜지스터들(TFT)은 하부기판(101) 상에 형성되는 게이트전극(106)과, 게이트전극(106)과 상이한 층에 형성되는 소스전극(108) 및 드레인전극(110)을 구비한다. 여기서, 드레인전극(110)은 드레인 접촉홀(118)을 통해 화소전극(120)과 접속되도록 형성된다.(TFT2 및 TFT3의 경우)(실질적으로 드레인전극(110)은 화소전극(120) 또는 인접된 박막 트랜지스터(TFT)에 접속된다.)
게이트전극(106)과 소스전극(108) 및 드레인전극(110) 사이에는 도통채널을 형성하기 위한 반도체층(114,116)이 형성된다. 여기서, 반도체층(114,116)은 활성층(114)과, 활성층(114)과 소스전극(108) 및 활성층(114)과 드레인전극(110) 사이에 형성되는 오믹접촉층(116)을 구비한다. 활성층(114)은 불순물이 도핑되지 않은 비정질실리콘으로 형성되고, 오믹접촉층(116)은 N형 또는 P형 불순물이 도핑된 비정질실리콘으로 형성된다. 이와 같은 반도체층(114,116)은 게이트전극(106)에 전압이 공급될 때 소스전극(108)에 공급된 전압을 드레인전극(110)으로 공급한다. 게이트전극(106)과 반도체층(114,116) 사이에는 게이트절연막(102)이 형성된다. 그리고, 소스전극(108) 및 드레인전극(110) 상에는 보호막(112)이 형성된다.(5Mask 사용)
이와 같은 본 발명의 실시예들에 포함된 박막 트랜지스터(TFT)의 소스전극(108)과 드레인전극(110)은 반도체층(114,116)과 서로 상이한 마스크로 형성된다. 따라서, 소스전극(108) 및 드레인전극(110)은 반도체층(114,116)과 서로 상이한 패턴을 갖는다. 도 5에서 게이트전극(106)은 AlNd로 형성되고, 소스전극(108) 및 드레인전극(110)은 Cr으로 형성된다. 따라서, 게이트전극(106)의 저항이 소스전극(108) 및 드레인전극(110)의 저항보다 낮게 설정된다.
한편, 도 2 및 도 4에 도시된 박막트랜지스터들(TFT)은 도 6과 같이 형성될 수 있다.
도 6을 참조하면, 박막트랜지스터들(TFT)은 하부기판(130) 상에 형성되는 게이트전극(134)과, 게이트전극(134)과 상이한 층에 형성되는 소스전극(136) 및 드레인전극(138)을 구비한다. 여기서, 드레인전극(138)은 드레인 접촉홀(142)을 통해 화소전극(144)과 접속되도록 형성된다.(TFT2 및 TFT3의 경우)(실질적으로 드레인전극(138)은 화소전극(144) 또는 인접된 박막 트랜지스터(TFT)에 접속된다.)
게이트전극(134)과 소스전극(136) 및 드레인전극(138) 사이에는 도통채널을 형성하기 위한 반도체층(140,146)이 형성된다. 여기서, 반도체층(140,146)은 활성층(140)과, 활성층(140)과 소스전극(136) 및 활성층(140)과 드레인전극(138) 사이에 형성되는 오믹접촉층(146)을 구비한다. 활성층(140)은 불순물이 도핑되지 않은 비정질실리콘으로 형성되고, 오믹접촉층(146)은 N형 또는 P형 불순물이 도핑된 비정질실리콘으로 형성된다. 이와 같은 반도체층(140,146)은 게이트전극(134)에 전압이 공급될 때 소스전극(136)에 공급된 전압을 드레인전극(138)으로 공급한다. 게이트전극(134)과 반도체층(140,146) 사이에는 게이트절연막(132)이 형성된다. 그리고, 소스전극(136) 및 드레인전극(138) 상에는 보호막(148)이 형성된다.(4Mask 사용)
이와 같은 본 발명의 실시예들에 포함된 박막 트랜지스터(TFT)의 소스전극(136)과 드레인전극(138)은 반도체층(140,146)과 동일 마스크로 형성된다. 도 6에서 게이트전극(134)은 AlNd로 형성되고, 소스전극(136) 및 드레인전극(138)은 Mo으로 형성된다. 따라서, 게이트전극(134)의 저항이 소스전극(136) 및 드레인전극(138)의 저항보다 낮게 설정된다.
이와 같은 본 발명에서 제 1스위칭부(14)에 포함된 제 1박막트랜지스터(TFT1)의 소오스단자는 적어도 하나 이상의 게이트라인(GL)을 경유하여 다른 수평라인에 형성된 게이트라인(GL)과 접속된다. 다시 말하여, i번째 수평라인에 형성된 제 1박막트랜지스터(TFT1)의 소오스단자는 i번째 및 i+1번째 게이트라인(GLi,GLi+1)을 경유하여 i+2번째 게이트라인에 접속된다. 여기서, 소오스단자는 도 7과 같이 게이트라인에 접속된다.
도 7을 참조하면, i번째 수평라인에 형성된 제 1박막 트랜지스터(TFT1)의 소오스단자는 적어도 하나 이상의 게이트라인(GLi,GLi+1)을 경유하여(전기적으로 절연) 다른 수평라인에 형성된 게이트라인(GLi+2)과 접속된다. 여기서, 제 1박막 트랜지스터(TFT1)의 소오스단자에서는 다른 수평라인에 형성된 게이트라인(GLi+2)과 전기적으로 접속되기 위하여 소오스돌출부(70)가 신장된다. 그리고, 소오스돌출부(70)와 전기적으로 접속되는 게이트라인(GLi+2)에는 소오스돌출부(70)와 접속되도록 게이트돌출부(72)가 신장된다.
게이트라인(GL)들 및 게이트돌출부(72)는 게이트전극(106,134)과 동시에 형성된다. 따라서, 게이트라인(GL)들 및 게이트돌출부(72)는 낮은 저항을 가지는 AlNd로 형성된다. 그리고, 제 1박막 트랜지스터(TFT1)의 소오스단자에 접속된 소오스돌출부(70)는 소스전극(108,136) 및 드레인전극(110,138)과 동시에 형성된다. 따라서, 소오스돌출부(70)는 게이트라인(GL)보다 높은 저항을 가지는 Cr 또는 Mo으로 형성된다.
도 8a는 도 5와 같이 라인들이 5Mask로 형성되는 경우의 단면도를 나타낸다.
도 7 및 도 8a에서 i번째 수평라인에 위치된 제 1박막 트랜지스터(TFT1)의 소오스단자로부터 신장된 소오스돌출부(70) 및 i+2번째 게이트라인(GL)으로부터 신장된 게이트돌출부(72)는 연결부(74)에 의하여 전기적으로 접속된다. 여기서, 연결부(74)는 화소전극(120)과 동시에 형성된다.(화소전극과 동일물질)(여기서, 화소전극은 투명물질, 예를 들면, 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO), 인듐-징크-옥사이드(Indium-Zinc-Oxide : IZO) 또는 인듐-틴-징크-옥사이드(Indium-Tin-Zinc-Oxide : ITZO)로 형성된다.) 연결부(74)는 소오스돌출부(70)와 전기적으로 접속되고, 접촉홀(60)을 통하여 게이트돌출부(72)에 접속된다. 그리고, 연결부(74)는 i+1번째 게이트라인(GLi+1)과 중첩되도록 위치된다. 다시 말하여, 연결부(74)는 i+1번째 게이트라인(GLi+1)과 중첩되게 위치되어 i+2번째 게이트라인(GLi+2)으로부터 신장된 게이트돌출부(72)와 제 1박막트랜지스터(TFT)로부터 신장된 소오스돌출부(70)를 전기적으로 접속시킨다. 여기서, 연결부(74)가 i+1번째 게이트라인(GLi+1)에 중첩되게 형성되면 낮은 저항을 가지는 게이트돌출부(72)의 길이를 최대한 길게 설정할 수 있고, 이에 따라 라인저항을 감소시킬 수 있다.
한편, 라인들이 도 6과 같이 4Mask로 형성되는 경우 도 8b와 같은 단면을 갖는다. 즉, 소스전극(136)과 반도체층(140,146)이 동일 마스크로 형성되기 때문에 소오스돌출부(70)와 절연막(132) 사에에는 반도체층(140,146)이 위치된다. 그외의 구성은 도 8a와 동일하므로 상세한 설명은 생략하기로 한다.
도 9는 제 1스위칭부(14)에 포함된 제 1박막트랜지스터(TFT1)의 소오스단자와 다른 수평라인에 형성된 게이트전극(GL)의 접속과정을 나타내는 다른 실시예이다.
도 9를 참조하면, i번째 수평라인에 형성된 제 1박막 트랜지스터(TFT1)의 소오스단자는 적어도 하나 이상의 게이트라인(GLi, GLi+1)을 경유하여(전기적으로 절연) 다른 수평라인에 형성된 게이트라인(GLi+2)과 접속된다. 여기서, 제 1박막 트랜지스터(TFT1)의 소오스단자에서는 다른 수평라인에 형성된 게이트라인(GLi+2)과 전기적으로 접속되기 위하여 소오스돌출부(80)가 신장된다. 그리고, 소오스돌출부(80)와 전기적으로 접속되는 게이트라인(GLi+2)에서는 소오스돌출부(80)와 접속되는 게이트돌출부(82)가 신장된다.
게이트라인(GL)들 및 게이트돌출부(82)는 게이트전극(106,134)과 동시에 형성된다. 따라서, 게이트라인들(GL) 및 게이트돌출부(82)는 낮은 저항을 가지는 AlNd로 형성된다. 그리고, 제 1박막 트랜지스터(TFT1)의 소오스단자에 접속된 소오스돌출부(80)는 게이트라인(GL)보다 높은 저항을 가지는 Cr 또는 Mo으로 형성된다.
도 10a는 도 5와 같이 라인들이 5Mask로 형성되는 경우의 단면도를 나타낸다.
도 9 및 도 10a에서 i번째 수평라인에 위치된 제 1박막 트랜지스터(TFT1)의 소오스단자로부터 신장된 소오스돌출부(80) 및 i+2번째 게이트라인(GL)으로부터 신장된 게이트돌출부(82)는 연결부(84)에 의하여 전기적으로 접속된다. 여기서, 연결부(84)는 게이트돌출부(82)의 길이가 길게 설정될 수 있도록 i+1번째 게이트라인(GLi+1)에 인접되도록 위치된다. 이와 같이 낮은 저항을 가지는 게이트돌출부(82)의 길이가 길게 설정되면 라인저항을 최소화할 수 있다.(한편, 연결부의위치는 i+2번째 수평라인 내에서 자유롭게 설정될 수 있다.)
한편, 연결부(84)는 화소전극(120)과 동시에 형성됨과 아울러 소오스돌출부(80)상에 전기적으로 접촉되도록 형성된다. 그리고, 연결부(84)는 접촉홀(86)을 통하여 게이트돌출부(82)에 접속된다.
한편, 라인들이 도 6과 같이 4Mask로 형성되는 경우 도 10b와 같은 단면을 갖는다. 즉, 소스전극(136)과 반도체층(140,146)이 동일 마스크로 형성되기 때문에 소오스돌출부(80)와 절연막(132) 사에에는 반도체층(140,146)이 위치된다. 그외의 구성은 도 8a와 동일하므로 상세한 설명은 생략하기로 한다.
상술한 바와 같이, 본 발명에 따른 액정표시장치에 의하면 특정 수평라인에 위치된 박막 트랜지스터로부터 소오스돌출부를 신장하고, 다른 수평라인에 위치된 게이트라인으로부터 게이트돌출부를 신장하여 상기 소오스돌출부와 전기적으로 접속함으로써 특정 수평라인에 위치된 박막 트랜지스터의 소오스단자로 다른 수평라인에 공급되는 게이트신호를 공급할 수 있다. 아울러, 라인 저항이 낮은 게이트돌출부를 최대한 신장하여 형성함으로써 전체 라인저항을 최소화할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (13)

  1. 게이트라인들 및 데이터라인들의 교차부마다 형성되는 액정셀들과;
    상기 액정셀들을 구동하기 위하여 상기 액정셀들 각각에 형성되는 적어도 하나 이상의 박막트랜지스터들과;
    i(i는 자연수)번째 수평라인에 형성됨과 아울러 상기 액정셀들 각각에 형성된 상기 박막트랜지스터들 중 어느 하나로부터 신장되고, 적어도 하나 이상의 게이트라인을 경유하여 상기 i번째 수평라인 이외의 다른 수평라인을 이루는 게이트라인과 접속되는 소오스돌출부와;
    상기 소오스돌출부와 접속되기 위하여 상기 다른 수평라인을 이루는 게이트라인으로부터 신장되도록 형성되는 게이트돌출부를 구비하는 것을 특징으로 하는 액정표시장치.
  2. 제 1항에 있어서,
    상기 소오스돌출부는 상기 박막트랜지스터들의 소오스전극 및 드레인전극과 동일 물질로 형성되는 것을 특징으로 하는 액정표시장치.
  3. 제 2항에 있어서,
    상기 소오스돌출부는 Cr 또는 Mo으로 형성되는 것을 특징으로 하는 액정표시장치.
  4. 제 1항에 있어서,
    상기 게이트돌출부는 상기 박막트랜지스터들의 게이트전극과 동일 물질로 형성되는 것을 특징으로 하는 액정표시장치.
  5. 제 4항에 있어서,
    상기 게이트돌출부는 AlNd로 형성되는 것을 특징으로 하는 액정표시장치.
  6. 제 1항에 있어서,
    상기 게이트돌출부는 i+2번째 수평라인을 이루는 게이트라인으로부터 신장되는 것을 특징으로 하는 액정표시장치.
  7. 제 6항에 있어서,
    상기 게이트돌출부 및 소오스돌출부를 전기적으로 접속시키기 위한 연결부를 구비하는 것을 특징으로 하는 액정표시장치.
  8. 제 7항에 있어서,
    상기 연결부는 상기 게이트돌출부의 길이가 최대한 신장될 수 있도록 i+1번째 수평라인을 이루는 게이트라인과 중첩되도록 형성되는 것을 특징으로 하는 액정표시장치.
  9. 제 7항에 있어서,
    상기 연결부는 i+2번째 수평라인에 형성되는 것을 특징으로 하는 액정표시장치.
  10. 제 9항에 있어서,
    상기 연결부는 상기 게이트돌출부의 길이가 최대한 신장될 수 있도록 i+1번째 수평라인을 이루는 게이트라인과 인접되도록 형성되는 것을 특징으로 하는 액정표시장치.
  11. 제 7항에 있어서,
    상기 연결부는 상기 액정셀에 형성된 화소전극과 동일물질로 형성되는 것을 특징으로 하는 액정표시장치.
  12. 제 11항에 있어서,
    상기 연결부는 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO), 인듐-징크-옥사이드(Indium-Zinc-Oxide : IZO) 및 인듐-틴-징크-옥사이드(Indium-Tin-Zinc-Oxide : ITZO) 중 어느 하나로 형성되는 것을 특징으로 하는 액정표시장치.
  13. 제 11항에 있어서,
    상기 연결부는 상기 소오스돌출부상에 상기 소오스돌출부와 접속되도록 형성되고, 상기 게이트돌출부는 접촉홀을 통하여 상기 연결부와 접속되는 것을 특징으로 하는 액정표시장치.
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