KR20050000339A - 디스플레이 패널을 위한 구동 장치 - Google Patents

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Abstract

디스플레이 패널을 위한 향상된 구동 장치. 디스플레이 패널에서, 픽셀로서 기능하는 픽셀 셀은 복수의 디스플레이 라인에 위치된다. 구동 장치는 입력 이미지 신호로부터 얻어지는 픽셀 데이터에 따라서 디스플레이 패널을 구동한다. 디스플레이 라인은 복수의 디스플레이 라인 그룹으로 분할되고, 각각의 그룹은 복수의 인접 디스플레이 라인을 포함한다. 구동 장치는 발광 구동 회로를 갖는다. 이러한 회로는 개개의 디스플레이 라인 그룹의 각각의 인접 디스플레이 라인의 픽셀 셀로 하여금 디스플레이 라인에 할당되는 웨이팅 값에 기초하는 상이한 휘도 레벨에서 발광하도록 한다. 웨이팅 값은 인접 디스플레이 라인에 위치되는 픽셀 셀 사이의 휘도 차이의 바이어스가 디스플레이 패널의 모든 인접 디스플레이 라인에 대해 소정의 범위 내에 존재하도록 디스플레이 라인에 할당된다.

Description

디스플레이 패널을 위한 구동 장치{DRIVING DEVICE FOR A DISPLAY PANEL}
본 발명은 픽셀로서 기능하는 픽셀 셀이 각각의 디스플레이 라인 상에 위치되는 디스플레이 패널을 위한 구동 장치에 관한 것이다.
최근 2차원 이미지 디스플레이 패널로서의 플라즈마 디스플레이 패널 (이하 "PDP" 로 지칭함) 이 많은 주목을 받고 있다. 일반적으로, PDP 는 매트릭스 형태로 배열되는 복수의 방전 셀을 갖는다. 또한 서브필드 (subfield) 방법이 PDP 로 하여금 입력 이미지 신호에 대응하는 이미지를 디스플레이하도록 하는 구동 방법으로서 알려져 있다. 서브필드 방법에서, 하나의 필드에 대한 디스플레이 기간은 복수의 서브필드로 분할되고, 각각의 방전 셀은 입력 이미지 신호에 의해 표현되는 휘도 레벨에 따라서 각각의 서브필드에서 선택적으로 방전되어 발광된다. 이것에 의해, 연관된 필드의 전체 디스플레이 기간 내에서의 총 발광 기간에 따라서 중간 휘도가 감지된다.
첨부된 도면 중 도 1 은, 일본 공개특허공보 제 2000-227778 호의 도 14 에 개시되어 있는, 이러한 서브필드 방법에 기초한 발광 구동 시퀀스의 일 실시형태를 나타낸다.
본 출원의 첨부된 도면 중 도 1 에 나타난 발광 구동 시퀀스에서, 하나의 필드 기간은 서브필드 (SF 1 내지 SF 14) 인 14 개의 필드로 분할된다. PDP의 모든 방전 셀은 서브필드 (SF 1 내지 SF 14) 의 선두 서브필드 (SF 1) 에서만 점등 모드 (Rc) 로 초기화된다. 각각의 서브필드 (SF 1 내지 SF 14) 에서, 방전 셀은 입력 이미지 신호에 따라서 선택적으로 소등 모드 (비점등 모드) (Wc) 로 설정되고, 여전히 점등 모드인 방전 셀만이 연관된 서브필드 (Ic) 에 할당된 기간을 거쳐 방전되어 발광되게 된다.
첨부된 도면 중 도 2 는 하나의 필드 기간에서의 발광 구동 패턴의 일 실시형태를 나타내고, 여기서, 각각의 방전 셀은 첨부된 도면 중 도 1 에 나타난 전술한 발광 구동 시퀀스에 기초하여 구동된다 (일본 공개특허공보 제 2000-227778 호 참조) .
본 출원의 첨부된 도면 중 도 2 에 도시된 발광 패턴에서, 선두 서브필드 (SF1) 에서 점등 모드로 초기화되는 각각의 방전 셀은, 검정 원으로 표시된 바와 같이, 서브필드 (SF 1 내지 SF 14) 중의 하나 동안에 소등 모드로 설정된다. 일단 방전 셀이 소등 모드로 설정되면, 그 방전 셀은 하나의 필드 기간이 완료될 때까지 점등 모드로 복귀하지 않는다. 그러므로, 방전 셀은 소등 모드가 설정되기 까지의 기간 동안에, 하얀 원으로 표시된 바와 같이, 서브필드에서 방전 및 발광을 계속한다. 여기서, 하나의 필드에서의 총 발광 기간은 도 2 에 나타난 15 개의 발광 패턴의 각각에 대해 상이하여, 15 개의 중간 휘도가 표현된다; 즉, 중간 휘도가 (N+1) 그레이스케일 (gray scale) 에 대해 표현될 수 있다 (여기서, N은 서브필드의 수) .
그러나, 이러한 구동 방법에서는 하나의 필드가 분할될 수 있는 서브필드의 수가 제한되기 때문에, 그레이스케일의 수가 부족하다. 부족한 그레이스케일의 수를 보충하기 위해, 오차 확산 및 디더 (dither) 프로세싱과 같은 멀티-그레이스케일 프로세싱이 입력 이미지 신호에 적용된다.
오차 확산 프로세싱에서, 입력 이미지 신호의 각각의 픽셀은, 예를 들어, 8-비트 픽셀 데이터로 변환되고, 상위 6 비트는 디스플레이 데이터로 되며 나머지 하위 2 비트는 오차 데이터로 간주된다. 그 다음으로, 주위 픽셀의 픽셀 데이터에서의 오차 데이터 웨이팅 (weighting) 의 가산 결과가 디스플레이 데이터에 반영된다. 이러한 동작을 거쳐, 원래 픽셀의 하위 2 비트의 휘도가 포위하는 픽셀에 의해 허위로 표현되고 (pseudo-represented) , 결과적으로 원래 8비트 보다 적은 단지 6 비트가 8 비트 픽셀 데이터에 동등하게 휘도 그레이스케일을 표현할 수 있다. 그 다음으로, 이러한 오차 확산 프로세싱에 의해 수집된 6 비트의 오차-확산 픽셀 데이터는 디더 프로세싱을 거치게 된다. 디더 프로세싱에서, 인접하는 복수의 픽셀은 하나의 픽셀 단위로 간주되고, 상이한 계수 값으로 구성되는 디더 계수는 하나의 픽셀 단위 내의 픽셀에 각각 대응하는 오차 확산 픽셀 데이터에 할당되고 가산된다. 이들 디더 계수의 가산에 의해, 하나의 픽셀 단위가 보여지는 경우, 디더 가산 픽셀 데이터의 단지 상위 4개의 비트를 이용하여 8 비트에 동등한 휘도가 표현될 수 있다. 그러므로, 디더 가산 픽셀 데이터의 상위 4 비트는 추출되어 멀티-그레이스케일 픽셀 데이터 (PDs) 로서 이용되고, 도 2에 도시된 바와 같이, 각각 15 개의 발광 패턴에 이들 픽셀 데이터 (PDs) 를 할당한다.
그러나, 만일 디더 계수가 디더 프로세싱의 픽셀 데이터에 규칙적으로 가산되면, 입력 이미지 신호에 연관되지 않은 허위-패턴, 즉, 소위 디더 패턴이 간혹 감지된다. 이것이 화질을 손상시킨다.
본 발명의 일 목적은 디더 패턴이 억제된 만족스러운 이미지 디스플레이를 가능하게 하는 디스플레이 패널을 위한 구동 장치를 제공하는 것이다.
본 발명의 제 1 태양에 따르면, 디스플레이 패널을 위한 향상된 구동 장치가 제공된다. 디스플레이 패널에서, 픽셀로서 기능하는 픽셀 셀은 복수의 디스플레이 라인에 위치된다. 구동 장치는 입력 이미지 신호로부터 얻어지는 픽셀 데이터에 따라서 디스플레이 패널을 구동한다. 디스플레이 라인은 복수의 디스플레이 라인 그룹으로 분할되고, 각각의 그룹은 복수의 인접 디스플레이 라인을 포함한다. 구동 장치는 발광 구동 회로를 갖는다. 이러한 구동 회로는 개개의 디스플레이 라인 그룹의 각각의 인접 디스플레이 라인의 픽셀 셀로 하여금 디스플레이 라인에 할당되는 웨이팅 값에 기초하여 상이한 휘도 레벨에서 발광하도록 한다. 웨이팅 값은 인접 디스플레이 라인에 위치되는 픽셀 셀 사이의 휘도 차이의 바이어스가 디스플레이 패널의 모든 인접 디스플레이 라인에 대해 소정의 범위 내가 되도록 복수의 디스플레이 라인에 할당된다.
본 발명의 또 다른 태양에 따르면, 입력 이미지 신호로부터 얻어지는 픽셀데이터에 기초하여 디스플레이 패널을 그레이스케일-구동하는 방법이 제공된다. 디스플레이 패널은 각각의 복수의 디스플레이 라인에 배열되는 픽셀로서 기능하는 복수의 픽셀 셀을 갖는 복수의 디스플레이 라인을 포함한다. 복수의 디스플레이 라인은 모든 L 개의 디스플레이 라인을 취하여 L 개의 그룹으로 분할된다. 입력 신호의 각각의 단일 필드 디스플레이 기간은 복수의 서브필드로 분할된다. 그레이스케일-구동 방법은 제1 내지 제 K 그레이스케일 구동 레벨을 정의하기 위해 K 개의 상이한 방식으로 서브필드를 점등 모드 및 비점등 모드로 설정하는 단계를 포함한다. 각각의 그레이스케일 구동 레벨은 L 개의 휘도 레벨을 포함하여 상이한 휘도 레벨이 모든 그레이스케일 구동 레벨에 대해 상기 개개의 디스플레이 라인 그룹에 속하는 상기 디스플레이 라인에 할당될 수 있다. 디스플레이 패널은 제 1 내지 제 K 그레이스케일 구동 레벨에 따라서 동작된다.
본 발명의 또 다른 태양에 따르면, 입력 이미지 신호로부터 얻어지는 픽셀 데이터에 기초하여 디스플레이 패널을 그레이스케일-구동하는 또 다른 방법이 제공된다. 디스플레이 패널은 각각의 복수의 디스플레이 라인에 배열되는 픽셀로서 기능하는 복수의 픽셀 셀을 갖는 복수의 디스플레이 라인을 포함한다. 디스플레이 라인은 복수의 그룹으로 분할되고, 각각의 디스플레이 라인 그룹은 소정의 수의 인접 디스플레이 라인을 구성한다. 입력 이미지 신호의 각각의 단일 필드 디스플레이 기간은 복수의 서브필드로 분할된다. 그레이스케일-구동 방법은 제 1 내지 제 K 그레이스케일 구동 레벨을 정의하기 위해 K 개의 상이한 방식으로 서브필드를 점등 모드 및 비점등 모드로 설정하는 단계를 포함한다. 각각의 그레이스케일 구동 레벨은 각각의 상기 디스플레이 라인 그룹의 디스플레이 라인의 수와 동일한 수의 휘도 레벨을 포함하여 상이한 휘도 레벨이 모든 상기 그레이스케일 구동 레벨에 대해 상기 디스플레이 라인 그룹의 상기 디스플레이 라인에 할당될 수 있다. 디스플레이 패널은 제 1 내지 제 K 그레이스케일 구동 레벨에 따라서 동작된다.
이들 외에 본 발명의 기타 목적, 태양 및 장점들은 첨부된 도면을 참조하여 다음의 상세한 설명 및 청구항으로부터 이 기술 분야에 통상의 지식을 가진 자에게 있어서 명백해 질 것이다.
도 1 은 서브필드 방법에 기초한 발광 구동 시퀀스의 일례를 나타낸 도면.
도 2 는 도 1 에 나타난 발광 구동 시퀀스에 기초하여 구동되는 각각의 방전 셀에 대한 하나의 필드 기간 내의 발광 구동 패턴의 일례를 나타낸 도면.
도 3 은 본 발명의 구동 장치가 제공되는 플라즈마 디스플레이 장치의 구성을 나타낸 도면.
도 4a 내지 도 4h 는 디더 오프셋 값의 예를 나타낸 도면.
도 5 는 도 3 에 나타난 구동 데이터 변환 회로의 데이터 변환 테이블을 나타낸 도면.
도 6a 내지 도 6h 는 제 1 필드 내지 제 8 필드의 발광 구동 시퀀스의 예를 나타낸 도면.
도 7 은 도 6a에 나타난 발광 구동 시퀀스에 기초한 발광 구동 패턴을 나타낸 도면.
도 8 은 도 6b에 나타난 발광 구동 시퀀스에 기초한 발광 구동 패턴을 나타낸 도면.
도 9 는 도 6c에 나타난 발광 구동 시퀀스에 기초한 발광 구동 패턴을 나타낸 도면.
도 10 은 도 6d에 나타난 발광 구동 시퀀스에 기초한 발광 구동 패턴을 나타낸 도면.
도 11 은 도 6e에 나타난 발광 구동 시퀀스에 기초한 발광 구동 패턴을 나타낸 도면.
도 12 는 도 6f에 나타난 발광 구동 시퀀스에 기초한 발광 구동 패턴을 나타낸 도면.
도 13 은 도 6g에 나타난 발광 구동 시퀀스에 기초한 발광 구동 패턴을 나타낸 도면.
도 14 는 도 6h에 나타난 발광 구동 시퀀스에 기초한 발광 구동 패턴을 나타낸 도면.
도 15 는 각각의 디스플레이 라인에 대한 제 1 내지 제 5 그레이스케일의 휘도 레벨을 나타낸 도면.
도 16 은 픽셀 데이터 "010100" 이 공급되는 경우의 라인 디더 프로세싱을 나타낸 도면.
도 17 은 각각의 디스플레이 라인에 대한 라인 디더의 웨이팅의 변경을 나타낸 도면.
※ 도면의 주요부분에 대한 부호의 설명
1 : 픽셀 데이터 변환 회로 5 : 열 전극 구동 장치
7 : 행 전극 (Y) 구동 회로 8 : 행 전극 (X) 구동 회로
21 : 라인 디더 오프셋 값 생성 회로 23 : 하위 비트 폐기 회로
100 : 플라즈마 디스플레이 패널 (PDP)
본 발명의 실시형태를, 첨부된 도면 중 도 3 내지 도 17 을 참조하여, 설명한다.
도 3 을 참조하여, 본 발명의 일 실시형태에 따른 구동 장치가 제공되는 플라즈마 디스플레이 장치를 설명한다.
도 3 에서, 플라즈마 디스플레이 패널 또는 PDP (100) 는 디스플레이 면으로서 기능하는 전면기판 (도시 생략) 을 포함하고, 전면기판과 방전 공간을 두고 전면기판의 뒤에 위치되는 배면기판 (도시 생략) 을 포함한다. 방전 공간은 충전 가스로 충전된다. 서로 평행하고 교대로 위치되는 띠 형상의 행 전극 (row electrodes) (X1내지 Xn) 및 행 전극 (Y1내지 Yn) 은 전면기판 상에 제공된다. 띠 형상의 열 전극 (column electrodes) (D1내지 Dm) 은 배면기판 상에 위치되어행 전극 ((X1내지 Xn) 및 (Y1내지 Yn)) 과 교차한다. PDP (100) 는 n 개의 디스플레이 라인을 갖는다. 행 전극 (Xi및 Yi) 의 각각의 쌍은 하나의 디스플레이 라인을 구성한다. 픽셀로서 기능하는 방전 셀 (G) 은 (방전 공간을 포함하는) 행 전극 쌍과 열 전극 쌍의 교차부에 형성된다. 즉, PDP (100) 는 매트릭스에 배열되는 n ×m 개의 방전 셀 (G(1,1)내지 G(n,m)) 을 갖는다.
픽셀 데이터 변환 회로 (1) 는 입력 이미지 신호를, 예를 들어, 각각의 픽셀에 대해 6 비트 픽셀 데이터 (PD) 로 변환하고, 픽셀 데이터 (PD) 를 멀티-그레이스케일 프로세싱 회로 (2) 에 공급한다. 멀티-그레이스케일 프로세싱 회로 (2)는 라인 디더 오프셋 값 생성 회로 (21), 가산기 (22) 및 하위-비트 폐기 회로 (23) 를 포함한다.
우선, 라인 디더 오프셋 값 생성 회로 (21) 는 PDP (100) 의 제 1 내지 제 n 디스플레이 라인을 8 개의 그룹으로 분할하고, 디스플레이 라인은,
제 1, 제 9, 제 17, ..., 제 (n-7) 디스플레이 라인을 구성하는 (8N-7) 디스플레이 라인 그룹;
제 2, 제 10, 제 18, ..., 제 (n-6) 디스플레이 라인을 구성하는 (8N-6) 디스플레이 라인 그룹;
제 3, 제 11, 제 19, ..., 제 (n-5) 디스플레이 라인을 구성하는 (8N-5) 디스플레이 라인 그룹;
제 4, 제 12, 제 20, ..., 제 (n-4) 디스플레이 라인을 구성하는 (8N-4) 디스플레이 라인 그룹;
제 5, 제 13, 제 21, ..., 제 (n-3) 디스플레이 라인을 구성하는 (8N-3) 디스플레이 라인 그룹;
제 6, 제 14, 제 22, ..., 제 (n-2) 디스플레이 라인을 구성하는 (8N-2) 디스플레이 라인 그룹;
제 7, 제 15, 제 23, ..., 제 (n-1) 디스플레이 라인을 구성하는 (8N-1) 디스플레이 라인 그룹; 및
제 8, 제 16, 제 24, ..., 제 n 디스플레이 라인을 구성하는 (8N) 디스플레이 라인 그룹
(여기서, N은 (1/8) ㆍ n 이하의 자연수)
과 같이 8 개의 라인으로 서로 분리된다.
그 다음으로, 라인 디더 오프셋 값 생성 회로 (21) 는 전술한 디스플레이 라인의 8 개의 그룹에 대해 0 부터 7 까지의 값을 갖는 8 개의 라인 디더 오프셋 값 (LD) 을 각각 생성한다. 라인 디더 오프셋 값 생성 회로 (21) 는, 도 4a 내지 도 4h 에 나타난 바와 같이, 각각의 필드에 대해 8 개의 필드를 하나의 싸이클로 하여, 라인 디더 오프셋 값 (LD) 의 각각의 디스플레이 라인 그룹에 할당의 변경을 반복적으로 실행한다.
다른 말로 설명하면, 제 1 필드에서, 도 4a에 나타난 바와 같이, 라인 디더 오프셋 값 생성 회로 (21) 는,
(8N-7) 디스플레이 라인 그룹에는 "0" ;
(8N-6) 디스플레이 라인 그룹에는 "3" ;
(8N-5) 디스플레이 라인 그룹에는 "6" ;
(8N-4) 디스플레이 라인 그룹에는 "1" ;
(8N-3) 디스플레이 라인 그룹에는 "4" ;
(8N-2) 디스플레이 라인 그룹에는 "7" ;
(8N-1) 디스플레이 라인 그룹에는 "2" ; 및
(8N) 디스플레이 라인 그룹에는 "5"
의 값을 갖는 라인 디더 오프셋 값 (LD) 을 할당한다.
후속 또는 제 2 필드에는, 도 4b에 나타난 바와 같이,
(8N-7) 디스플레이 라인 그룹에는 "4" ;
(8N-6) 디스플레이 라인 그룹에는 "7" ;
(8N-5) 디스플레이 라인 그룹에는 "2" ;
(8N-4) 디스플레이 라인 그룹에는 "5" ;
(8N-3) 디스플레이 라인 그룹에는 "0" ;
(8N-2) 디스플레이 라인 그룹에는 "3" ;
(8N-1) 디스플레이 라인 그룹에는 "6" ; 및
(8N) 디스플레이 라인 그룹에는 "1"
의 값을 갖는 라인 디더 오프셋 전압 값 (LD) 이 할당된다.
제 3 필드에는, 도 4c에 나타난 바와 같이,
(8N-7) 디스플레이 라인 그룹에는 "2" ;
(8N-6) 디스플레이 라인 그룹에는 "5" ;
(8N-5) 디스플레이 라인 그룹에는 "0" ;
(8N-4) 디스플레이 라인 그룹에는 "3" ;
(8N-3) 디스플레이 라인 그룹에는 "6" ;
(8N-2) 디스플레이 라인 그룹에는 "1" ;
(8N-1) 디스플레이 라인 그룹에는 "4" ; 및
(8N) 디스플레이 라인 그룹에는 "7"
의 값을 갖는 라인 디더 오프셋 전압 값 (LD) 이 할당된다.
제 4 필드에는, 도 4d에 나타난 바와 같이,
(8N-7) 디스플레이 라인 그룹에는 "6" ;
(8N-6) 디스플레이 라인 그룹에는 "1" ;
(8N-5) 디스플레이 라인 그룹에는 "4" ;
(8N-4) 디스플레이 라인 그룹에는 "7" ;
(8N-3) 디스플레이 라인 그룹에는 "2" ;
(8N-2) 디스플레이 라인 그룹에는 "5" ;
(8N-1) 디스플레이 라인 그룹에는 "0" ; 및
(8N) 디스플레이 라인 그룹에는 "3"
의 값을 갖는 라인 디더 오프셋 전압 값 (LD) 이 할당된다.
제 5 필드에는, 도 4e에 나타난 바와 같이,
(8N-7) 디스플레이 라인 그룹에는 "1" ;
(8N-6) 디스플레이 라인 그룹에는 "4" ;
(8N-5) 디스플레이 라인 그룹에는 "7" ;
(8N-4) 디스플레이 라인 그룹에는 "2" ;
(8N-3) 디스플레이 라인 그룹에는 "5" ;
(8N-2) 디스플레이 라인 그룹에는 "0" ;
(8N-1) 디스플레이 라인 그룹에는 "3" ; 및
(8N) 디스플레이 라인 그룹에는 "6"
의 값을 갖는 라인 디더 오프셋 전압 값 (LD) 이 할당된다.
제 6 필드에는, 도 4f 에 나타난 바와 같이,
(8N-7) 디스플레이 라인 그룹에는 "5" ;
(8N-6) 디스플레이 라인 그룹에는 "0" ;
(8N-5) 디스플레이 라인 그룹에는 "3" ;
(8N-4) 디스플레이 라인 그룹에는 "6" ;
(8N-3) 디스플레이 라인 그룹에는 "1" ;
(8N-2) 디스플레이 라인 그룹에는 "4" ;
(8N-1) 디스플레이 라인 그룹에는 "7" ; 및
(8N) 디스플레이 라인 그룹에는 "2"
의 값을 갖는 라인 디더 오프셋 전압 값 (LD) 이 할당된다.
제 7 필드에는, 도 4g에 나타난 바와 같이,
(8N-7) 디스플레이 라인 그룹에는 "3" ;
(8N-6) 디스플레이 라인 그룹에는 "6" ;
(8N-5) 디스플레이 라인 그룹에는 "1" ;
(8N-4) 디스플레이 라인 그룹에는 "4" ;
(8N-3) 디스플레이 라인 그룹에는 "7" ;
(8N-2) 디스플레이 라인 그룹에는 "2" ;
(8N-1) 디스플레이 라인 그룹에는 "5" ; 및
(8N) 디스플레이 라인 그룹에는 "0"
의 값을 갖는 라인 디더 오프셋 전압 값 (LD) 이 할당된다.
그리고, 제 8 필드에는, 도 4h 에 나타난 바와 같이, 다음의 값을 갖는 라인 디더 오프셋 전압 값 (LD) 이 할당된다.
(8N-7) 디스플레이 라인 그룹에는 "7" ;
(8N-6) 디스플레이 라인 그룹에는 "2" ;
(8N-5) 디스플레이 라인 그룹에는 "5" ;
(8N-4) 디스플레이 라인 그룹에는 "0" ;
(8N-3) 디스플레이 라인 그룹에는 "3" ;
(8N-2) 디스플레이 라인 그룹에는 "6" ;
(8N-1) 디스플레이 라인 그룹에는 "1" ; 및
(8N) 디스플레이 라인 그룹에는 "4"
의 값을 갖는 라인 디더 오프셋 전압 값 (LD) 이 할당된다.
그 다음으로, 라인 디더 오프셋 값 생성 회로 (21) 는 가산기 (22) 에 픽셀데이터 변환 회로 (1) 에 의해 공급되는 픽셀 데이터 (PD) 에 대응하는 방전 셀을 갖는 디스플레이 라인에 할당되는 라인 디더 오프셋 값 (LD) 을 공급한다.
가산기 (22) 는 라인 디더 오프셋 값 (LD) 을 픽셀 데이터 (PD) 에 가산하고 결과 값, 즉, 라인 오프셋-가산 픽셀 데이터 (LF) 를 하위-비트 폐기 회로 (23) 에 공급한다. 하위-비트 폐기 회로 (23) 는 라인 오프셋-가산 픽셀 데이터 (LF) 중 최하위 3 개의 비트를 폐기하고, 나머지 상위 3 개의 비트를, 멀티-그레이스케일 픽셀 데이터 (MD) 로서, 구동 데이터 변환 회로 (3) 에 공급한다.
구동 데이터 변환 회로 (3) 는 멀티-그레이스케일 픽셀 데이터 (MD) 를 도 5 에 나타난 데이터 변환 테이블에 따라서 4-비트 픽셀 구동 데이터 (GD) 로 변환하고, 픽셀 구동 데이터 (GD) 를 메모리 (4) 에 공급한다.
메모리 (4) 는 4-비트 픽셀 구동 데이터 (GD) 를 순차적으로 수신하여 기억한다. 픽셀 구동 데이터 (GD1,1내지 GDn,m) 의 하나의 이미지 프레임 (n 행 ×m 열) 의 기록이 종료할 때마다, 메모리 (4) 는 비트 디지트 (제 0 내지 제 3 비트) 로 각각의 픽셀 구동 데이터 (GD1,1내지 GDn,m) 를 분리하고, 서브필드 (SF 0 내지 SF 3) 와 관련하여, 한 번에 하나의 디스플레이 씩, 그 결과를 판독한다. 그 다음으로, 메모리 (4) 는, 픽셀 구동 데이터 비트 (DB 1 내지 DB (m))로서, 픽셀 구동 데이터 비트의 하나의 디스플레이 라인 분 (分) (m 개) 을 열 전극 구동 회로 (5) 에 공급한다.
즉, 우선, 서브필드 (SF 50) 에서, 메모리 (4) 는 단지 각각의 픽셀 구동 데이터 아이템 (GD1,1내지 GDn,m) 의 제 0 비트만을 한 번에 하나의 디스플레이 라인 분 씩 판독하고, 픽셀 구동 데이터 비트 (DB 1 내지 DB m) 로서 이들 비트를 열 전극 구동 회로 (5) 에 공급한다. 서브필드 (SF 1) 에서, 메모리 (4) 는 단지 각각의 픽셀 구동 데이터 아이템 (GD1,1내지 GDn,m) 의 제 1 비트만을 한 번에 하나의 디스플레이 라인 분 씩 판독하고, 픽셀 구동 데이터 비트 (DB 1 내지 DB m) 로서 이들 비트를 열 전극 구동 회로 (5) 에 공급한다. 서브필드 (SF 2) 에서, 메모리 (4) 는 단지 각각의 픽셀 구동 데이터 아이템 (GD1,1내지 GDn,m) 의 제 2 비트만을 한 번에 하나의 디스플레이 라인 분 씩 판독하고, 픽셀 구동 데이터 비트 (DB 1 내지 DB m) 으로서 이들 비트를 열 전극 구동 회로 (5) 에 공급한다. 서브필드 (SF 3) 에서, 메모리 (4) 는 단지 각각의 픽셀 구동 데이터 아이템 (GD1,1내지 GDn,m) 의 제 3 비트만을 한 번에 하나의 디스플레이 라인 분 씩 판독하고, 픽셀 구동 데이터 비트 (DB 1 내지 DB m) 으로서 이들 비트를 열 전극 구동 회로 (5)에 공급한다.
구동 제어 회로 (6) 는,
제 1 필드에 대해서는, 도 6a 의 구동 시퀀스,
제 2 필드에 대해서는, 도 6b 의 구동 시퀀스,
제 3 필드에 대해서는, 도 6c 의 구동 시퀀스,
제 4 필드에 대해서는, 도 6d 의 구동 시퀀스,
제 5 필드에 대해서는, 도 6e 의 구동 시퀀스,
제 6 필드에 대해서는, 도 6f 의 구동 시퀀스,
제 7 필드에 대해서는, 도 6g 의 구동 시퀀스, 및
제 8 필드에 대해서는, 도 6h 의 구동 시퀀스
에 따라서 PDP (100) 의 그레이스케일 구동에 대한 각종 타이밍 신호를 발생시킨다.
그 다음으로, 구동 제어 회로 (6) 는 이들 타이밍 신호를 열 전극 구동 회로 (5), 행 전극 (Y) 구동 회로 (7) 및 행 전극 (X) 구동 회로 (8) 에 공급한다. 도 6a 내지 도 6h 에 나타난 일련의 구동은 반복적으로 실행된다. 열 전극 구동 회로 (5), 행 전극 (Y) 구동 회로 (7) 및 행 전극 (X) 구동 회로 (8) 는 구동 펄스 (도시 생략) 를 발생시켜서 구동 제어 회로 (6) 에 의해 공급되는 타이밍 신호에 따라서 후술하는 바와 같이 PDP (100) 를 구동시키고, 이들 구동 펄스를 PDP (100) 의 열 전극 (D1내지 Dm), 행 전극 (X1내지 Xn) 및 행 전극 (Y1내지 Yn) 에 인가한다.
도 6a 내지 도 6h 에 나타난 발광 구동 시퀀스에서, 입력 이미지 신호의 각각의 필드는 5 개의 서브필드 (SF 0 내지 SF 4) 로 분할된다.
우선, 선두 서브필드 (SF 0) 에서, 리셋 프로세스 (R) 및 어드레싱 프로세스 (W0) 가 순차적으로 실행된다. 리셋 프로세스 (R) 에서, PDP (100) 의 모든 방전 셀 (G(1,1)내지 G(n,m)) 은 일제히 리셋 방전되어, 점등 모드 (소정량의 벽 전하(wall charge) 가 형성된 상태) 에서 각각의 방전 셀 (G(1,1)내지 G(n,m)) 을 초기화한다. 어드레싱 프로세스 (W0) 에서, PDP (100) 의 제 1 내지 제 n 디스플레이 라인의 각각에 위치되는 방전 셀 (G) 은 도 5 에 나타난 픽셀 구동 데이터 (GD) 에 따라서 한번에 하나의 디스플레이 라인 씩 선택적 소거 방전되어, 이들 방전 셀 (선택된 방전 셀) 은 소등 모드 (비점등 모드; 벽 전하가 소거된 상태) 가 된다. 이러한 어드레싱 프로세스 (W0) 에서, 소거 전하가 일어나지 않은 방전 셀은 그 직전 까지의 상태, 즉, 점등 모드가 유지된다.
다음으로, 각각의 서브필드 (SF 1 내지 SF 3) 은 8 개의 서브필드 (자세히 말해, SF 11내지 SF 18, SF 21내지 SF 28및 SF 31내지 SF 38) 로 다시 분할된다. 각각의 서브필드 (SF 11내지 SF 18, SF 21내지 SF 28및 SF 31내지 SF 38) 에서, 다음의 어드레싱 프로세스 (W1 내지 W8) 가 실행된다.
어드레싱 프로세스 (W1) 에서, 제 (8N-7) 디스플레이 라인, 자세히 말해, PDP (100) 에서 형성되는 모든 방전 셀 (G(1,1)내지 G(n,m)) 중의 제 1, 제 9, 제 17, ..., 제 (n-7) 디스플레이 라인에 위치되는 방전 셀만이 픽셀 구동 데이터에 따라서 선택적으로 소거 방전된다. 그 결과, 소거 방전이 일어나는 방전 셀은 소등 모드로 설정되고, 소거 방전이 일어나지 않는 방전 셀은 그 직전 까지의 상태로 유지된다. 그러므로, 어드레싱 프로세스 (W1) 에서, 제 (8N-7) 디스플레이 라인에 위치되는 방전 셀은 픽셀 구동 데이터에 따라서 소등 모드 또는 점등 모드로 설정된다.
어드레싱 프로세스 (W2) 에서, 제 (8N-6) 디스플레이 라인, 자세히 말해, 제 2, 제 10, 제 18, ..., 제 (n-6) 디스플레이 라인에 위치되는 방전 셀만이 픽셀 구동 데이터에 따라서 선택적으로 소거 방전된다. 그 결과, 소거 방전이 일어나는 방전 셀은 소등 모드로 설정되고, 소거 방전이 일어나지 않는 방전 셀은 그 직전 까지의 상태로 유지된다. 그러므로, 어드레싱 프로세스 (W2) 에서, 제 (8N-6) 디스플레이 라인에 위치되는 방전 셀은 픽셀 구동 데이터에 따라서 소등 모드 또는 점등 모드로 설정된다.
어드레싱 프로세스 (W3) 에서, 제 (8N-5) 디스플레이 라인, 자세히 말해, 제 3, 제 11, 제 19, ..., 제 (n-5) 디스플레이 라인에 위치되는 방전 셀만이 픽셀 구동 데이터에 따라서 선택적으로 소거 방전된다. 그 결과, 소거 방전이 일어나는 방전 셀은 소등 모드로 설정되고, 소거 방전이 일어나지 않는 방전 셀은 그 직전 까지의 상태로 유지된다. 즉, 어드레싱 프로세스 (W3)를 통해, 제 (8N-5) 디스플레이 라인에 위치되는 방전 셀은 픽셀 구동 데이터에 따라서 소등 모드 또는 점등 모드로 설정된다.
어드레싱 프로세스 (W4) 에서, 제 (8N-4) 디스플레이 라인, 자세히 말해, 제 4, 제 12, 제 20, ..., 제 (n-4) 디스플레이 라인에 위치되는 방전 셀만이 픽셀 구동 데이터에 따라서 선택적으로 소거 방전된다. 그 결과, 소거 방전이 일어나는 방전 셀은 소등 모드로 설정되고, 소거 방전이 일어나지 않는 방전 셀은 그 직전까지의 상태로 유지된다. 즉, 어드레싱 프로세스 (W4)를 통해, 제 (8N-4) 디스플레이 라인에 위치되는 방전 셀은 픽셀 구동 데이터에 따라서 소등 모드 또는점등 모드로 설정된다.
어드레싱 프로세스 (W5) 에서, 제 (8N-3) 디스플레이 라인, 자세히 말해, 제 5, 제 13, 제 21, ..., 제 (n-3) 디스플레이 라인에 위치되는 방전 셀만이 픽셀 구동 데이터에 따라서 선택적으로 소거 방전된다. 그 결과, 소거 방전이 일어나는 방전 셀은 소등 모드로 설정되고, 소거 방전이 일어나지 않는 방전 셀은 그 직전 까지의 상태로 유지된다. 그러므로, 어드레싱 프로세스 (W5)에서, 제 (8N-3) 디스플레이 라인에 위치되는 방전 셀은 픽셀 구동 데이터에 따라서 소등 모드 또는 점등 모드로 설정된다.
어드레싱 프로세스 (W6) 에서, 제 (8N-2) 디스플레이 라인, 자세히 말해, 제 6, 제 14, 제 22, ..., 제 (n-2) 디스플레이 라인에 위치되는 방전 셀만이 픽셀 구동 데이터에 따라서 선택적으로 소거 방전된다. 그 결과, 소거 방전이 일어나는 방전 셀은 소등 모드로 설정되고, 소거 방전이 일어나지 않는 방전 셀은 그 직전 까지의 상태로 유지된다. 그러므로, 어드레싱 프로세스 (W6)에서, 제 (8N-2) 디스플레이 라인에 위치되는 방전 셀은 픽셀 구동 데이터에 따라서 소등 모드 또는 점등 모드로 설정된다.
어드레싱 프로세스 (W7) 에서, 제 (8N-1) 디스플레이 라인, 자세히 말해, 제 7, 제 15, 제 23, ..., 제 (n-1) 디스플레이 라인에 위치되는 방전 셀만이 픽셀 구동 데이터에 따라서 선택적으로 소거 방전된다. 그 결과, 소거 방전이 일어나는 방전 셀은 소등 모드로 설정되고, 소거 방전이 일어나지 않는 방전 셀은 그 직전 까지의 상태로 유지된다. 즉, 어드레싱 프로세스 (W7)를 통해, 제 (8N-1)디스플레이 라인에 위치되는 방전 셀은 픽셀 구동 데이터에 따라서 소등 모드 또는 점등 모드로 설정된다.
어드레싱 프로세스 (W8) 에서, 제 (8N) 디스플레이 라인, 자세히 말해, 제 8, 제 16, 제 24, ..., 제 n 디스플레이 라인에 위치되는 방전 셀만이 픽셀 구동 데이터에 따라서 선택적으로 소거 방전된다. 그 결과, 소거 방전이 일어나는 방전 셀은 소등 모드로 설정되고, 소거 방전이 일어나지 않는 방전 셀은 그 직전 까지의 상태로 유지된다. 즉, 어드레싱 프로세스 (W8)를 통해, 제 (8N) 디스플레이 라인에 위치되는 방전 셀은 픽셀 구동 데이터에 따라서 소등 모드 또는 점등 모드로 설정된다.
도 6a에 나타난 발광 구동 시퀀스에서는,
어드레싱 프로세스 (W6) 는 서브필드 (SF 11, SF 21및 SF 31) 의 각각에서 실행되고,
어드레싱 프로세스 (W3) 는 서브필드 (SF 12, SF 22및 SF 32) 의 각각에서 실행되고,
어드레싱 프로세스 (W8) 는 서브필드 (SF 13, SF 23및 SF 33) 의 각각에서 실행되며,
어드레싱 프로세스 (W5) 는 서브필드 (SF 14, SF 24및 SF 34) 의 각각에서 실행되고,
어드레싱 프로세스 (W2) 는 서브필드 (SF 15, SF 25및 SF 35) 의 각각에서 실행되고,
어드레싱 프로세스 (W7) 는 서브필드 (SF 16, SF 26및 SF 36) 의 각각에서 실행되고,
어드레싱 프로세스 (W4) 는 서브필드 (SF 17, SF 27및 SF 37) 의 각각에서 실행되며, 그리고,
어드레싱 프로세스 (W1) 는 서브필드 (SF 18, SF 28및 SF 38) 의 각각에서 실행된다.
도 6b 에 나타난 발광 구동 시퀀스에서는,
어드레싱 프로세스 (W2) 는 서브필드 (SF 11, SF 21및 SF 31) 의 각각에서 실행되며,
어드레싱 프로세스 (W7) 는 서브필드 (SF 12, SF 22및 SF 32) 의 각각에서 실행되고,
어드레싱 프로세스 (W4) 는 서브필드 (SF 13, SF 23및 SF 33) 의 각각에서 실행되고,
어드레싱 프로세스 (W1) 는 서브필드 (SF 14, SF 24및 SF 34) 의 각각에서 실행되며,
어드레싱 프로세스 (W6) 는 서브필드 (SF 15, SF 25및 SF 35) 의 각각에서 실행되고,
어드레싱 프로세스 (W3) 는 서브필드 (SF 16, SF 26및 SF 36) 의 각각에서 실행되고,
어드레싱 프로세스 (W8) 는 서브필드 (SF 17, SF 27및 SF 37) 의 각각에서 실행되며, 그리고,
어드레싱 프로세스 (W5) 는 서브필드 (SF 18, SF 28및 SF 38) 의 각각에서 실행된다.
도 6c 에 나타난 발광 구동 시퀀스에서는,
어드레싱 프로세스 (W8) 는 서브필드 (SF 11, SF 21및 SF 31) 의 각각에서 실행되고,
어드레싱 프로세스 (W5) 는 서브필드 (SF 12, SF 22및 SF 32) 의 각각에서 실행되며,
어드레싱 프로세스 (W2) 는 서브필드 (SF 13, SF 23및 SF 33) 의 각각에서 실행되며,
어드레싱 프로세스 (W7) 는 서브필드 (SF 14, SF 24및 SF 34) 의 각각에서 실행되며,
어드레싱 프로세스 (W4) 는 서브필드 (SF 15, SF 25및 SF 35) 의 각각에서 실행되고,
어드레싱 프로세스 (W1) 는 서브필드 (SF 16, SF 26및 SF 36) 의 각각에서 실행되고,
어드레싱 프로세스 (W6) 는 서브필드 (SF 17, SF 27및 SF 37) 의 각각에서 실행되며, 그리고,
어드레싱 프로세스 (W3) 는 서브필드 (SF 18, SF 28및 SF 38) 의 각각에서 실행된다.
도 6d 에 나타난 발광 구동 시퀀스에서는,
어드레싱 프로세스 (W4) 는 서브필드 (SF 11, SF 21및 SF 31) 의 각각에서 실행되고,
어드레싱 프로세스 (W1) 는 서브필드 (SF 12, SF 22및 SF 32) 의 각각에서 실행되며,
어드레싱 프로세스 (W6) 는 서브필드 (SF 13, SF 23및 SF 33) 의 각각에서 실행되고,
어드레싱 프로세스 (W3) 는 서브필드 (SF 14, SF 24및 SF 34) 의 각각에서 실행되며,
어드레싱 프로세스 (W8) 는 서브필드 (SF 15, SF 25및 SF 35) 의 각각에서 실행되고,
어드레싱 프로세스 (W5) 는 서브필드 (SF 16, SF 26및 SF 36) 의 각각에서 실행되고,
어드레싱 프로세스 (W2) 는 서브필드 (SF 17, SF 27및 SF 37) 의 각각에서 실행되며, 그리고,
어드레싱 프로세스 (W7) 는 서브필드 (SF 18, SF 28및 SF 38) 의 각각에서 실행된다.
도 6e 에 나타난 발광 구동 시퀀스에서는,
어드레싱 프로세스 (W3) 는 서브필드 (SF 11, SF 21및 SF 31) 의 각각에서 실행되며,
어드레싱 프로세스 (W8) 는 서브필드 (SF 12, SF 22및 SF 32) 의 각각에서 실행되고,
어드레싱 프로세스 (W5) 는 서브필드 (SF 13, SF 23및 SF 33) 의 각각에서 실행되고,
어드레싱 프로세스 (W2) 는 서브필드 (SF 14, SF 24및 SF 34) 의 각각에서 실행되고,
어드레싱 프로세스 (W7) 는 서브필드 (SF 15, SF 25및 SF 35) 의 각각에서 실행되며,
어드레싱 프로세스 (W4) 는 서브필드 (SF 16, SF 26및 SF 36) 의 각각에서 실행되고,
어드레싱 프로세스 (W1) 는 서브필드 (SF 17, SF 27및 SF 37) 의 각각에서 실행되며, 그리고,
어드레싱 프로세스 (W6) 는 서브필드 (SF 18, SF 28및 SF 38) 의 각각에서 실행된다.
도 6f 에 나타난 발광 구동 시퀀스에서는,
어드레싱 프로세스 (W7) 는 서브필드 (SF 11, SF 21및 SF 31) 의 각각에서 실행되며,
어드레싱 프로세스 (W4) 는 서브필드 (SF 12, SF 22및 SF 32) 의 각각에서 실행되고,
어드레싱 프로세스 (W1) 는 서브필드 (SF 13, SF 23및 SF 33) 의 각각에서 실행되고,
어드레싱 프로세스 (W6) 는 서브필드 (SF 14, SF 24및 SF 34) 의 각각에서 실행되며,
어드레싱 프로세스 (W3) 는 서브필드 (SF 15, SF 25및 SF 35) 의 각각에서 실행되고,
어드레싱 프로세스 (W8) 는 서브필드 (SF 16, SF 26및 SF 36) 의 각각에서 실행되고,
어드레싱 프로세스 (W5) 는 서브필드 (SF 17, SF 27및 SF 37) 의 각각에서 실행되며, 그리고,
어드레싱 프로세스 (W2) 는 서브필드 (SF 18, SF 28및 SF 38) 의 각각에서 실행된다.
도 6g 에 나타난 발광 구동 시퀀스에서는,
어드레싱 프로세스 (W5) 는 서브필드 (SF 11, SF 21및 SF 31) 의 각각에서 실행되고,
어드레싱 프로세스 (W2) 는 서브필드 (SF 12, SF 22및 SF 32) 의 각각에서 실행되고,
어드레싱 프로세스 (W7) 는 서브필드 (SF 13, SF 23및 SF 33) 의 각각에서 실행되며,
어드레싱 프로세스 (W4) 는 서브필드 (SF 14, SF 24및 SF 34) 의 각각에서 실행되고,
어드레싱 프로세스 (W1) 는 서브필드 (SF 15, SF 25및 SF 35) 의 각각에서 실행되고,
어드레싱 프로세스 (W6) 는 서브필드 (SF 16, SF 26및 SF 36) 의 각각에서 실행되며,
어드레싱 프로세스 (W3) 는 서브필드 (SF 17, SF 27및 SF 37) 의 각각에서 실행되며, 그리고,
어드레싱 프로세스 (W8) 는 서브필드 (SF 18, SF 28및 SF 38) 의 각각에서 실행된다.
도 6h 에 나타난 발광 구동 시퀀스에서는,
어드레싱 프로세스 (W1) 는 서브필드 (SF 11, SF 21및 SF 31) 의 각각에서 실행되며,
어드레싱 프로세스 (W6) 는 서브필드 (SF 12, SF 22및 SF 32) 의 각각에서 실행되며,
어드레싱 프로세스 (W3) 는 서브필드 (SF 13, SF 23및 SF 33) 의 각각에서 실행되고,
어드레싱 프로세스 (W8) 는 서브필드 (SF 14, SF 24및 SF 34) 의 각각에서 실행되고,
어드레싱 프로세스 (W5) 는 서브필드 (SF 15, SF 25및 SF 35) 의 각각에서 실행되고,
어드레싱 프로세스 (W2) 는 서브필드 (SF 16, SF 26및 SF 36) 의 각각에서 실행되며,
어드레싱 프로세스 (W7) 는 서브필드 (SF 17, SF 27및 SF 37) 의 각각에서 실행되며, 그리고,
어드레싱 프로세스 (W4) 는 서브필드 (SF 18, SF 28및 SF 38) 의 각각에서 실행된다.
각각의 서브필드 (SF 11내지 SF 18, SF 21내지 SF 28및 SF 31내지 SF 38) 에서, 관련된 어드레싱 프로세스 (어드레싱 프로세스 (W1 내지 W8) 중의 하나) 직전에, 유지 프로세스 (sustain process) (I) 가 실행되어 점등 모드로 설정된 방전 셀만을 기간 "1" 동안 내내 연속적으로 방전 발광을 발생시키도록 실행된다.
최종 서브필드 (SF 4) 에서, 방전 발광을 발생시키기 위한 유지 프로세스 (I) 만이 점등 모드로 설정된 방전 셀에서만 기간 "1" 동안에 연속적으로 실행된다.
구동 제어 회로 (6) 는 도 6a 내지 도 6h 에 나타난 발광 구동 시퀀스에 따라서 도 7 내지 도 14 에 나타난 발광 구동을 수행한다.
도 7은 도 6a 의 발광 구동 시퀀스에 기초한 발광 구동 패턴을 나타내고 있고, 도 8 은 도 6b 의 발광 구동 시퀀스에 기초한 발광 구동 시퀀스를 나타내고 있으며, 도 9 는 도 6c 의 발광 구동 시퀀스에 기초한 발광 구동 패턴을 나타내고 있고, 도 10 은 도 6d 의 발광 구동 시퀀스에 기초한 발광 구동 패턴을 나타내고 있고, 도 12 는 도 6f 의 발광 구동 시퀀스에 기초한 발광 구동 패턴을 나타내고 있고, 도 13 은 도 6g 의 발광 구동 시퀀스에 기초한 발광 구동 패턴을 나타내고 있으며, 도 14 는 도 6h의 발광 구동 시퀀스에 기초한 발광 구동 패턴을 나타내고 있다.
최저 휘도를 표현하는 픽셀 구동 데이터 (GD) "1000" 이 공급되면, 후술하는 바와 같이, 제 1 그레이스케일 구동에 기초하여 발광이 유도된다. 픽셀 구동 데이터 (GD) 의 제 0 비트가 논리 레벨 1 이 되어, 서브필드 (SF 0) 의 어드레싱 프로세스 (W0) 에서 (검정 원에 의해 표시되는) 소거 방전이 방전 셀에서 발생되고, 이러한 방전 셀은 소등 모드로의 전이를 구성한다. 도 6a 내지 도 6h 에 나타난 구동 동작에서, 소등 모드로부터 점등 모드로의, 하나의 필드 디스플레이 기간 동안의 방전 셀의 전이는 선두 서브필드 (SF 0) 의 리셋 프로세스 (R) 동안에만 가능하다. 그러므로, 일단 소등 모드로의 전이를 구성한 방전 셀은 필드 디스플레이 기간 동안 내내 소등 모드로 유지된다.
다른 말로 설명하면, "1000" 픽셀 구동 데이터 (GD) 에 따른 제 1 그레이스케일 구동의 결과로서, 각각의 방전 셀은 그 필드 디스플레이 기간 동안 내내 소등 상태로 유지되고, 도 15 에 나타난 바와 같이, 휘도 레벨 0 에서의 구동이 수행된다.
"1000" 픽셀 구동 데이터 보다 하나의 레벨만큼 더 밝은 레벨은 표현하는 "0100" 픽셀 구동 데이터 (GD) 가 공급되는 경우, 후술하는 바와 같이, 제 2 그레이스케일 구동에 기초하여 발광이 수행된다. 즉, 픽셀 구동 데이터 (GD) 의 제 1 비트가 논리 레벨 1 이므로, 서브필드 (SF 1) 의 어드레싱 프로세스 (W1 내지 W8) 동안 (이중 원에 의해 표시되는) 소거 방전이 방전 셀에서 발생된다. 여기서, 선두 서브필드 (SF 0) 에서 리셋 프로세스 (R) 에 의해 방전 셀이 점등 모드로 초기화된 후, 연속 유지 방전 발광이 소거 방전이 일어나기까지의 간격 동안 존재하는 유지 프로세스 (I) 에 영향받는다. 예를 들어, 도 6a 에 나타난 발광 구동 시퀀스에서,
(8N-7) 디스플레이 라인 그룹에서 소거 방전을 발생시키기 위한 어드레싱 프로세스 (W6) 가 서브필드 (SF 11) 동안에 일어나고,
(8N-6) 디스플레이 라인 그룹에서 소거 방전을 발생시키기 위한 어드레싱 프로세스 (W3) 가 서브필드 (SF 12) 동안에 일어나고,
(8N-5) 디스플레이 라인 그룹에서 소거 방전을 발생시키기 위한 어드레싱 프로세스 (W8) 가 서브필드 (SF 13) 동안에 일어나며,
(8N-4) 디스플레이 라인 그룹에서 소거 방전을 발생시키기 위한 어드레싱 프로세스 (W5) 가 서브필드 (SF 14) 동안에 일어나고,
(8N-3) 디스플레이 라인 그룹에서 소거 방전을 발생시키기 위한 어드레싱 프로세스 (W2) 가 서브필드 (SF 15) 동안에 일어나고,
(8N-2) 디스플레이 라인 그룹에서 소거 방전을 발생시키기 위한 어드레싱 프로세스 (W7) 가 서브필드 (SF 16) 동안에 일어나고,
(8N-1) 디스플레이 라인 그룹에서 소거 방전을 발생시키기 위한 어드레싱 프로세스 (W4) 가 서브필드 (SF 17) 동안에 일어나며, 그리고,
(8N) 디스플레이 라인 그룹에서 소거 방전을 발생시키기 위한 어드레싱 프로세스 (W1) 가 서브필드 (SF 18) 동안에 일어난다.
그러므로, 도 7 에서 하얀 원 및 이중 원으로 표시된 바와 같이, 방전 셀에서는,
서브필드 (SF 11내지 SF 18) 의 유지 프로세스 (I) 동안에, 연속 유지 방전이 제 (8N-7) 디스플레이 라인에 대해 발생하고,
서브필드 (SF 11내지 SF 15) 의 유지 프로세스 (I) 동안에, 연속 유지 방전이 제 (8N-6) 디스플레이 라인에 대해 발생하고,
서브필드 (SF 11내지 SF 12) 의 유지 프로세스 (I) 동안에, 연속 유지 방전이 제 (8N-5) 디스플레이 라인에 대해 발생하며,
서브필드 (SF 11내지 SF 17) 의 유지 프로세스 (I) 동안에, 연속 유지 방전이 제 (8N-4) 디스플레이 라인에 대해 발생하며,
서브필드 (SF 11내지 SF 14) 의 유지 프로세스 (I) 동안에, 연속 유지 방전이 제 (8N-3) 디스플레이 라인에 대해 발생하고,
서브필드 (SF 11) 의 유지 프로세스 (I) 동안에, 연속 유지 방전이 제 (8N-2) 디스플레이 라인에 대해 발생하고,
서브필드 (SF 11내지 SF 16) 의 유지 프로세스 (I) 동안에, 연속 유지 방전이 제 (8N-1) 디스플레이 라인에 대해 발생하며, 그리고,
서브필드 (SF 11내지 SF 13) 의 유지 프로세스 (I) 동안에, 연속 유지 방전이 제 (8N) 디스플레이 라인에 대해 발생한다.
다른 말로 설명하면, "0100" 픽셀 구동 데이터 (GD) 에 따른 제 2 그레이스케일 구동의 결과로서, 디스플레이 라인에서의 방전 셀 구동은 하나의 필드 디스플레이 기간에서 발생하는 유지 방전에 의해 생성되는 발광 기간에 대응하는 휘도 레벨에서 수행된다; 즉, 도 15 에 나타난 바와 같이,
제 (8N-7) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "8" ;
제 (8N-6) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "5" ;
제 (8N-5) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "2" ;
제 (8N-4) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "7" ;
제 (8N-3) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "4" ;
제 (8N-2) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "1" ;
제 (8N-1) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "6" ; 및
제 (8N) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "3"
과 같이 구동이 수행된다.
"0100" 픽셀 구동 데이터 보다 하나의 레벨만큼 더 밝은 레벨을 표현하는 "0010" 픽셀 구동 데이터 (GD) 가 공급되는 경우, 후술하는 바와 같이, 제 3 그레이스케일 구동에 기초하여 발광이 유도된다. 즉, 픽셀 구동 데이터 (GD) 의 제 2 비트가 논리 레벨 1 이므로, 서브필드 (SF 2) 의 어드레싱 프로세스 (W1 내지 W8) 에서, (이중 원으로 표현되는) 소거 방전이 방전 셀에서 발생된다. 여기서, 방전 셀이 선두 서브필드 (SF 0) 에서 리셋 프로세스 (R) 에 의해 점등 모드로 초기화된 후, 연속 유지 방전 발광이 소거 방전이 일어나기까지의 간격 동안 존재하는 유지 프로세스 (I) 에 영향받는다. 예를 들어, 도 6a 에 나타난 발광 구동 시퀀스에서는,
(8N-7) 디스플레이 라인 그룹에서 소거 방전을 발생시키기 위한 어드레싱 프로세스 (W6) 가 서브필드 (SF 21) 동안 발생하며,
(8N-6) 디스플레이 라인 그룹에서 소거 방전을 발생시키기 위한 어드레싱 프로세스 (W3) 가 서브필드 (SF 22) 동안 발생하고,
(8N-5) 디스플레이 라인 그룹에서 소거 방전을 발생시키기 위한 어드레싱 프로세스 (W8) 가 서브필드 (SF 23) 동안 발생하고,
(8N-4) 디스플레이 라인 그룹에서 소거 방전을 발생시키기 위한 어드레싱 프로세스 (W5) 가 서브필드 (SF 24) 동안 발생하며,
(8N-3) 디스플레이 라인 그룹에서 소거 방전을 발생시키기 위한 어드레싱 프로세스 (W2) 가 서브필드 (SF 25) 동안 발생하고,
(8N-2) 디스플레이 라인 그룹에서 소거 방전을 발생시키기 위한 어드레싱 프로세스 (W7) 가 서브필드 (SF 26) 동안 발생하고,
(8N-1) 디스플레이 라인 그룹에서 소거 방전을 발생시키기 위한 어드레싱 프로세스 (W4) 가 서브필드 (SF 27) 동안 발생하며, 그리고,
(8N) 디스플레이 라인 그룹에서 소거 방전을 발생시키기 위한 어드레싱 프로세스 (W1) 가 서브필드 (SF 28) 동안 발생한다.
그러므로, 도 7 에서 하얀 원 및 이중 원에 의해 표시된 바와 같이, 방전 셀에서,
서브필드 (SF 11내지 SF 18및 SF 21내지 SF 28) 의 유지 프로세스 (I) 동안, 연속 유지 방전이 제 (8N-7) 디스플레이 라인에 대해 일어나고,
서브필드 (SF 11내지 SF 18및 SF 21내지 SF 25) 의 유지 프로세스 (I) 동안, 연속 유지 방전이 제 (8N-6) 디스플레이 라인에 대해 일어나며,
서브필드 (SF 11내지 SF 18및 SF 21내지 SF 22) 의 유지 프로세스 (I) 동안, 연속 유지 방전이 제 (8N-5) 디스플레이 라인에 대해 일어나고,
서브필드 (SF 11내지 SF 18및 SF 21내지 SF 27) 의 유지 프로세스 (I) 동안, 연속 유지 방전이 제 (8N-4) 디스플레이 라인에 대해 일어나고,
서브필드 (SF 11내지 SF 18및 SF 21내지 SF 24) 의 유지 프로세스 (I) 동안, 연속 유지 방전이 제 (8N-3) 디스플레이 라인에 대해 일어나며,
서브필드 (SF 11내지 SF 18및 SF 21) 의 유지 프로세스 (I) 동안, 연속 유지 방전이 제 (8N-2) 디스플레이 라인에 대해 일어나고,
서브필드 (SF 11내지 SF 18및 SF 21내지 SF 26) 의 유지 프로세스 (I) 동안, 연속 유지 방전이 제 (8N-1) 디스플레이 라인에 대해 일어나며, 그리고,
서브필드 (SF 11내지 SF 18및 SF 21내지 SF 23) 의 유지 프로세스 (I) 동안, 연속 유지 방전이 제 (8N) 디스플레이 라인에 대해 일어난다.
다른 말로 설명하면, "0010" 픽셀 구동 데이터 (GD) 에 따른 제 3 그레이스케일 구동의 결과로서, 디스플레이 라인에서의 방전 셀 구동은 하나의 필드 디스플레이 기간에서 발생하는 유지 방전에 의해 생성되는 발광 기간에 대응하는 휘도 레벨에서 수행된다; 즉, 도 15 에 나타난 바와 같이,
제 (8N-7) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "16" ;
제 (8N-6) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "13" ;
제 (8N-5) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "10" ;
제 (8N-4) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "15" ;
제 (8N-3) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "12" ;
제 (8N-2) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "9" ;
제 (8N-1) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "14" ;
제 (8N) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "11"
과 같이 구동이 수행된다.
"0010" 픽셀 구동 데이터 보다 하나의 레벨만큼 더 밝은 레벨을 표현하는 "0001" 픽셀 구동 데이터 (GD) 가 공급되는 경우, 제 4 그레이스케일 구동에 기초하여 발광이 유도된다. 즉, 픽셀 구동 데이터 (GD) 의 제 3 비트가 논리 레벨 1 이므로, 서브필드 (SF 3) 의 어드레싱 프로세스 (W1 내지 W8) 에서, (이중 원에 의해 표시되는) 소거 방전이 방전 셀에서 발생된다. 여기서, 방전 셀이 선두 서브필드 (SF 0) 에서의 리셋 프로세스 (R) 에 의해 점등 모드로 초기화된 후, 연속 유지 방전 발광이 소거 방전이 일어나기까지의 간격 동안 존재하는 연속하는 유지 프로세스 (I) 에 순차적으로 영향받는다. 예를 들어, 도 6a 에 나타난 발광 구동 시퀀스에서는,
(8N-7) 디스플레이 라인 그룹에서 방전을 야기하기 위한 어드레싱 프로세스 (W6) 는 서브필드 (SF 31) 동안에 일어나고,
(8N-6) 디스플레이 라인 그룹에서 방전을 발생시키기 위한 어드레싱 프로세스 (W3) 는 서브필드 (SF 32) 동안에 일어나며,
(8N-5) 디스플레이 라인 그룹에서 방전을 발생시키기 위한 어드레싱 프로세스 (W8) 는 서브필드 (SF 33) 동안에 일어나고,
(8N-4) 디스플레이 라인 그룹에서 방전을 발생시키기 위한 어드레싱 프로세스 (W5) 는 서브필드 (SF 34) 동안에 일어나며,
(8N-3) 디스플레이 라인 그룹에서 방전을 발생시키기 위한 어드레싱 프로세스 (W2) 는 서브필드 (SF 35) 동안에 일어나고,
(8N-2) 디스플레이 라인 그룹에서 방전을 발생시키기 위한 어드레싱 프로세스 (W7) 는 서브필드 (SF 36) 동안에 일어나고,
(8N-1) 디스플레이 라인 그룹에서 방전을 발생시키기 위한 어드레싱 프로세스 (W4) 는 서브필드 (SF 37) 동안에 일어나며, 그리고,
(8N) 디스플레이 라인 그룹에서 방전을 발생시키기 위한 어드레싱 프로세스 (W1) 은 서브필드 (SF 38) 동안에 일어난다.
그러므로, 도 7 에서 하얀 원 및 이중 원에 의해 표시된 바와 같이, 방전 셀에서,
서브필드 (SF 11내지 SF 28및 SF 31내지 SF 38) 의 유지 프로세스 (I) 동안에, 연속 유지 방전이 제 (8N-7) 디스플레이 라인에 대해 일어나며,
서브필드 (SF 11내지 SF 28및 SF 31내지 SF 35) 의 유지 프로세스 (I) 동안에, 연속 유지 방전이 제 (8N-6) 디스플레이 라인에 대해 일어나며,
서브필드 (SF 11내지 SF 28및 SF 31내지 SF 32) 의 유지 프로세스 (I) 동안에, 연속 유지 방전이 제 (8N-5) 디스플레이 라인에 대해 일어나고,
서브필드 (SF 11내지 SF 28및 SF 31내지 SF 37) 의 유지 프로세스 (I) 동안에, 연속 유지 방전이 제 (8N-4) 디스플레이 라인에 대해 일어나고,
서브필드 (SF 11내지 SF 28및 SF 31내지 SF 34) 의 유지 프로세스 (I) 동안에, 연속 유지 방전이 제 (8N-3) 디스플레이 라인에 대해 일어나고,
서브필드 (SF 11내지 SF 28및 SF 31) 의 유지 프로세스 (I) 동안에, 연속 유지 방전이 제 (8N-2) 디스플레이 라인에 대해 일어나고,
서브필드 (SF 11내지 SF 28및 SF 31내지 SF 35) 의 유지 프로세스 (I) 동안에, 연속 유지 방전이 제 (8N-1) 디스플레이 라인에 대해 일어나며, 그리고,
서브필드 (SF 11내지 SF 28및 SF 31내지 SF 33) 의 유지 프로세스 (I) 동안에, 연속 유지 방전이 제 (8N) 디스플레이 라인에 대해 일어난다.
다른 말로 설명하면, "0001" 픽셀 구동 데이터 (GD) 에 따른 제 4 그레이스케일 구동의 결과로서, 디스플레이 라인에서의 방전 셀 구동은 하나의 필드 디스플레이 기간에서 발생하는 유지 방전에 의해 생성되는 발광 기간에 대응하는 휘도 레벨에서 수행된다; 즉, 도 15 에 나타난 바와 같이, 방전 셀은
제 (8N-7) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "24" ;
제 (8N-6) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "21" ;
제 (8N-5) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "18" ;
제 (8N-4) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "23" ;
제 (8N-3) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "20" ;
제 (8N-2) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "17" ;
제 (8N-1) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "22" ; 및
제 (8N) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "19"
의 휘도 레벨에서 발광 구동된다.
최고 휘도를 표현하는 "0000" 픽셀 구동 데이터 (GD) 가 공급되는 경우, 제 5 그레이스케일 구동에 기초하여 발광이 유도된다. 즉, 픽셀 구동 데이터 (GD) 의 모든 비트가 논리 레벨 0 이므로, 소거 방전은 필드 디스플레이 기간 동안 내내 발생되지 않는다. 그러므로, 방전 셀은 서브필드 (SF 11내지 SF 18, SF 21내지 SF 28, SF 31내지 SF 38및 SF 4) 의 유지 프로세스 (I) 에서 연속적으로 방전 발광을 한다.
다른 말로 설명하면, "0000" 픽셀 구동 데이터 (GD) 에 따른 제 4 그레이스케일 구동의 결과로서, 각각의 방전 셀은 하나의 필드 디스플레이 기간에서 발생하는 유지 방전에 의해 생성되는 발광 기간에 대응하는 휘도 레벨에서 발광한다; 즉, 도 15 에 나타난 바와 같이, 방전 셀은,
제 (8N-7) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "25" ;
제 (8N-6) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "25" ;
제 (8N-5) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "25" ;
제 (8N-4) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "25" ;
제 (8N-3) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "25" ;
제 (8N-2) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "25" ;
제 (8N-1) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "25" ; 및
제 (8N) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "25"
의 휘도 레벨에서 발광 구동된다.
따라서, 전술한 구동에서, 제1 내지 제 5 그레이스케일 구동은, 5 개의 픽셀 구동 데이터 (GD) 값 "1000", "0100", "0010", "0001" 및 "0000" 에 따라서, 5 개의 레벨 휘도 표현이 가능하도록 수행된다. 여기서, 상이한 휘도 웨이팅은 8 개의 인접 디스플레이 라인에 할당되고, 각각의 제1 내지 제 4 그레이스케일 구동 레벨에 대해, 인접 8 개의 디스플레이 라인은 휘도 웨이팅에 따르는 상이한 휘도에서 구동된다.
예를 들어, 도 6a 에 나타난 제 1 필드에 대한 발광 구동 시퀀스를 따르는 구동 동작에서, 휘도 레벨은,
제 (8N-7) 디스플레이 라인: 휘도 웨이팅 "8" ,
제 (8N-6) 디스플레이 라인: 휘도 웨이팅 "5" ,
제 (8N-5) 디스플레이 라인: 휘도 웨이팅 "2" ,
제 (8N-4) 디스플레이 라인: 휘도 웨이팅 "7" ,
제 (8N-3) 디스플레이 라인: 휘도 웨이팅 "4" ,
제 (8N-2) 디스플레이 라인: 휘도 웨이팅 "1" ,
제 (8N-1) 디스플레이 라인: 휘도 웨이팅 "6" , 및
제 (8N) 디스플레이 라인: 휘도 웨이팅 "3"
과 같이 8 개의 인접 디스플레이 라인에 할당된다.
도 6b 에 나타난 제 2 필드에 대한 발광 구동 시퀀스를 따르는 구동 동작에서, 휘도 레벨은,
제 (8N-7) 디스플레이 라인: 휘도 웨이팅 "4" ,
제 (8N-6) 디스플레이 라인: 휘도 웨이팅 "1" ,
제 (8N-5) 디스플레이 라인: 휘도 웨이팅 "6" ,
제 (8N-4) 디스플레이 라인: 휘도 웨이팅 "3" ,
제 (8N-3) 디스플레이 라인: 휘도 웨이팅 "8" ,
제 (8N-2) 디스플레이 라인: 휘도 웨이팅 "5" ,
제 (8N-1) 디스플레이 라인: 휘도 웨이팅 "2" , 및
제 (8N) 디스플레이 라인: 휘도 웨이팅 "7"
과 같이 8 개의 인접 디스플레이 라인에 할당된다.
도 6c 에 나타난 제 3 필드에 대한 발광 구동 시퀀스를 따르는 구동에서, 휘도 레벨은,
제 (8N-7) 디스플레이 라인: 휘도 웨이팅 "6" ,
제 (8N-6) 디스플레이 라인: 휘도 웨이팅 "3" ,
제 (8N-5) 디스플레이 라인: 휘도 웨이팅 "8" ,
제 (8N-4) 디스플레이 라인: 휘도 웨이팅 "5" ,
제 (8N-3) 디스플레이 라인: 휘도 웨이팅 "2" ,
제 (8N-2) 디스플레이 라인: 휘도 웨이팅 "7" ,
제 (8N-1) 디스플레이 라인: 휘도 웨이팅 "4" , 및
제 (8N) 디스플레이 라인: 휘도 웨이팅 "1"
과 같이 8 개의 인접 디스플레이 라인에 할당된다.
도 6d 에 나타난 제 4 필드에 대한 발광 구동 시퀀스를 따르는 구동 동작에서, 휘도 레벨은,
제 (8N-7) 디스플레이 라인: 휘도 웨이팅 "2" ,
제 (8N-6) 디스플레이 라인: 휘도 웨이팅 "7" ,
제 (8N-5) 디스플레이 라인: 휘도 웨이팅 "4" ,
제 (8N-4) 디스플레이 라인: 휘도 웨이팅 "1" ,
제 (8N-3) 디스플레이 라인: 휘도 웨이팅 "6" ,
제 (8N-2) 디스플레이 라인: 휘도 웨이팅 "3" ,
제 (8N-1) 디스플레이 라인: 휘도 웨이팅 "8" , 및
제 (8N) 디스플레이 라인: 휘도 웨이팅 "5"
와 같이 8 개의 인접 디스플레이 라인에 할당된다.
도 6e 에 나타난 제 5 필드에 대한 발광 구동 시퀀스를 따르는 구동 동작에서, 휘도 레벨은,
제 (8N-7) 디스플레이 라인: 휘도 웨이팅 "7" ,
제 (8N-6) 디스플레이 라인: 휘도 웨이팅 "4" ,
제 (8N-5) 디스플레이 라인: 휘도 웨이팅 "1" ,
제 (8N-4) 디스플레이 라인: 휘도 웨이팅 "6" ,
제 (8N-3) 디스플레이 라인: 휘도 웨이팅 "3" ,
제 (8N-2) 디스플레이 라인: 휘도 웨이팅 "8" ,
제 (8N-1) 디스플레이 라인: 휘도 웨이팅 "5" , 및
제 (8N) 디스플레이 라인: 휘도 웨이팅 "2"
와 같이 8 개의 인접 디스플레이 라인에 할당된다.
도 6f 에 나타난 제 6 필드에 대한 발광 구동 시퀀스를 따르는 구동 동작에서, 휘도 레벨은,
제 (8N-7) 디스플레이 라인: 휘도 웨이팅 "3" ,
제 (8N-6) 디스플레이 라인: 휘도 웨이팅 "8" ,
제 (8N-5) 디스플레이 라인: 휘도 웨이팅 "5" ,
제 (8N-4) 디스플레이 라인: 휘도 웨이팅 "2" ,
제 (8N-3) 디스플레이 라인: 휘도 웨이팅 "7" ,
제 (8N-2) 디스플레이 라인: 휘도 웨이팅 "4" ,
제 (8N-1) 디스플레이 라인: 휘도 웨이팅 "1" , 및
제 (8N) 디스플레이 라인: 휘도 웨이팅 "6"
과 같이 8 개의 인접 디스플레이 라인에 할당된다.
도 6g 에 나타난 제 7 필드에 대한 발광 구동 시퀀스를 따르는 구동 동작에서, 휘도 레벨은,
제 (8N-7) 디스플레이 라인: 휘도 웨이팅 "5" ,
제 (8N-6) 디스플레이 라인: 휘도 웨이팅 "2" ,
제 (8N-5) 디스플레이 라인: 휘도 웨이팅 "7" ,
제 (8N-4) 디스플레이 라인: 휘도 웨이팅 "4" ,
제 (8N-3) 디스플레이 라인: 휘도 웨이팅 "1" ,
제 (8N-2) 디스플레이 라인: 휘도 웨이팅 "6" ,
제 (8N-1) 디스플레이 라인: 휘도 웨이팅 "3" , 및
제 (8N) 디스플레이 라인: 휘도 웨이팅 "8"
과 같이 8 개의 인접 디스플레이 라인에 할당된다.
도 6h 에 나타난 제 8 필드에 대한 발광 구동 시퀀스를 따르는 구동 동작에서, 휘도 레벨은,
제 (8N-7) 디스플레이 라인: 휘도 웨이팅 "1" ,
제 (8N-6) 디스플레이 라인: 휘도 웨이팅 "6" ,
제 (8N-5) 디스플레이 라인: 휘도 웨이팅 "3" ,
제 (8N-4) 디스플레이 라인: 휘도 웨이팅 "8" ,
제 (8N-3) 디스플레이 라인: 휘도 웨이팅 "5" ,
제 (8N-2) 디스플레이 라인: 휘도 웨이팅 "2" ,
제 (8N-1) 디스플레이 라인: 휘도 웨이팅 "7" , 및
제 (8N) 디스플레이 라인: 휘도 웨이팅 "4"
와 같이 8 개의 인접 디스플레이 라인에 할당된다.
그러므로, 상이한 웨이팅에 기초한 8 개의 인접 디스플레이 라인에 대한 방전 셀에서 상이한 발광이 유도된다. 좀 더 상세히 설명하면,
도 6a 의 발광 구동 시퀀스에 따라서 구동이 수행되는 경우에는 도 7 에 나타난 발광 패턴,
도 6b 의 발광 구동 시퀀스에 따라서 구동이 수행되는 경우에는 도 8 에 나타난 발광 패턴,
도 6c 의 발광 구동 시퀀스에 따라서 구동이 수행되는 경우에는 도 9 에 나타난 발광 패턴,
도 6d 의 발광 구동 시퀀스에 따라서 구동이 수행되는 경우에는 도 10 에 나타난 발광 패턴,
도 6e 의 발광 구동 시퀀스에 따라서 구동이 수행되는 경우에는 도 11 에 나타난 발광 패턴,
도 6f 의 발광 구동 시퀀스에 따라서 구동이 수행되는 경우에는 도 12 에 나타난 발광 패턴,
도 6g 의 발광 구동 시퀀스에 따라서 구동이 수행되는 경우에는 도 13 에 나타난 발광 패턴, 및
도 6h 의 발광 구동 시퀀스에 따라서 구동이 수행되는 경우에는 도 14 에 나타난 발광 패턴
과 같이, 상이한 발광 패턴이 개개의 구동 시퀀스에 대해 관찰된다.
다음으로, 도 6a 에 나타난 제 1 필드에서의 구동을 일례로 들어서, 입력 이미지 신호에 따라서 수행되는 실제 구동 동작을 설명한다.
방전 셀의 하나의 열의 분에 대응하고 하나의 디스플레이 라인에 속하는 6-비트 픽셀 데이터 (PD) 가 모든 8 개의 인접 디스플레이 라인에 대해 "010100" 인 경우, 도 16 에 나타난 바와 같이, 라인 디더 오프셋 값 생성 회로 (21) 는 도 4a에 나타난 라인 디더 오프셋 값 (LD) 을 각 디스플레이 라인의 픽셀 데이터 (PD)에 가산한다. 이러한 라인 디더 오프셋 값 (LD) 의 가산을 통해, 도 16에 나타난 바와 같이, 라인 오프셋-가산 픽셀 데이터 (LF) 가 각각의 디스플레이 라인에 대해 수집된다; 즉,
제 (8N-7) 디스플레이 라인에 대해: 데이터 (LF) 는 "010100" ,
제 (8N-6) 디스플레이 라인에 대해: 데이터 (LF) 는 "010111" ,
제 (8N-5) 디스플레이 라인에 대해: 데이터 (LF) 는 "011010" ,
제 (8N-4) 디스플레이 라인에 대해: 데이터 (LF) 는 "010101" ,
제 (8N-3) 디스플레이 라인에 대해: 데이터 (LF) 는 "011000" ,
제 (8N-2) 디스플레이 라인에 대해: 데이터 (LF) 는 "011011" ,
제 (8N-1) 디스플레이 라인에 대해: 데이터 (LF) 는 "010110" ,
제 (8N) 디스플레이 라인에 대해: 데이터 (LF) 는 "011001" .
하위-비트 폐기 회로 (23) 는 각각의 라인 오프셋-가산 픽셀 데이터 (LF) 의 하위 3 비트를 폐기하고, 나머지 상위 3 비트를 멀티-그레이스케일 픽셀 데이터 (MD) 로 한다. 따라서, 멀티-그레이스케일 픽셀 데이터 (MD) 는 도 16 에 나타난 바와 같이 8 개의 인접 디스플레이 라인에 대해 수집된다; 즉,
제 (8N-7) 디스플레이 라인에 대해: 데이터 (MD) 는 "010" ,
제 (8N-6) 디스플레이 라인에 대해: 데이터 (MD) 는 "010" ,
제 (8N-5) 디스플레이 라인에 대해: 데이터 (MD) 는 "011" ,
제 (8N-4) 디스플레이 라인에 대해: 데이터 (MD) 는 "010" ,
제 (8N-3) 디스플레이 라인에 대해: 데이터 (MD) 는 "011" ,
제 (8N-2) 디스플레이 라인에 대해: 데이터 (MD) 는 "011" ,
제 (8N-1) 디스플레이 라인에 대해: 데이터 (MD) 는 "010" ,
제 (8N) 디스플레이 라인에 대해: 데이터 (MD) 는 "011".
그 다음으로, 멀티-그레이스케일 픽셀 데이터 (MD) 는,
제 (8N-7) 디스플레이 라인에 대해: 데이터 (GD) 는 "0010" ,
제 (8N-6) 디스플레이 라인에 대해: 데이터 (GD) 는 "0010" ,
제 (8N-5) 디스플레이 라인에 대해: 데이터 (GD) 는 "0001" ,
제 (8N-4) 디스플레이 라인에 대해: 데이터 (GD) 는 "0010" ,
제 (8N-3) 디스플레이 라인에 대해: 데이터 (GD) 는 "0001" ,
제 (8N-2) 디스플레이 라인에 대해: 데이터 (GD) 는 "0001" ,
제 (8N-1) 디스플레이 라인에 대해: 데이터 (GD) 는 "0010" , 및
제 (8N) 디스플레이 라인에 대해: 데이터 (GD) 는 "0001"
과 같이 구동 데이터 변환 회로 (3) 에 의해 5-비트 픽셀 구동 데이터 (GD) 로 변환된다.
도 7 에 나타난 발광 구동 패턴에 의해, 8 개의 인접 디스플레이 라인에 속하는 방전 셀은.
제 (8N-7) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "16" ;
제 (8N-6) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "13" ;
제 (8N-5) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "18" ;
제 (8N-4) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "15" ;
제 (8N-3) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "20" ;
제 (8N-2) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "17" ;
제 (8N-1) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "14" ; 및
제 (8N) 디스플레이 라인에 위치되는 방전 셀에 대해 휘도 레벨 "19"
의 휘도 레벨에서 발광 구동된다.
여기서, 8 개의 디스플레이 라인의 휘도 레벨 평균이 감지된다.
전술한 바와 같이, 도 3 에 나타난 플라즈마 디스플레이 장치에서, 상이한 라인 디더 오프셋 값 (LD) 이 8 개의 인접 디스플레이 라인의 픽셀 데이터에 가산되고, 발광 구동은 8 개의 인접 디스플레이 라인에 할당되는 휘도 웨이팅으로 형성된다. 이러한 구동에 의해, 인접 디스플레이 라인 사이의 휘도 차이를 발생시키는 소위 라인 디더 프로세싱이 수행된다.
본 실시형태의 라인 디더 프로세싱에서, PDP (100) 의 인접 디스플레이 라인 사이의 휘도 차이의 바이어스는 대략 불균일하게 된다. 다른 말로 설명하면, 바이어스는 소정의 값 내에 남도록 제한된다. 예를 들어, 만일 "010100" 픽셀 데이터 (PD) 가 공급되면, 도 16에 나타난 바와 같이,
제 (8N-7) 과 제 (8N-6) 디스플레이 라인 사이의 휘도 차이는 "3" ;
제 (8N-6) 과 제 (8N-5) 디스플레이 라인 사이의 휘도 차이는 "5" ;
제 (8N-5) 과 제 (8N-4) 디스플레이 라인 사이의 휘도 차이는 "3" ;
제 (8N-4) 과 제 (8N-3) 디스플레이 라인 사이의 휘도 차이는 "5" ;
제 (8N-3) 과 제 (8N-2) 디스플레이 라인 사이의 휘도 차이는 "3" ;
제 (8N-2) 과 제 (8N-1) 디스플레이 라인 사이의 휘도 차이는 "3" ;
제 (8N-1) 과 제 (8N) 디스플레이 라인 사이의 휘도 차이는 "5"
가 되어 휘도 차이의 바이어스는 "2" 이다.
유사하게 기타 픽셀 데이터 값 (PD) 이 공급되면, 인접 디스플레이 사이의 휘도 차이의 바이어스는 "2" 또는 그 이하이다.
예를 들어, 도 7 에 나타난 발광 구동 패턴에 따라서, 8 개의 인접 디스플레이 라인에 속하는 방전 셀은, 도 15 에 나타난 바와 같이, 5 개의 그레이스케일의 휘도 레벨에서 발광한다. 본 발명의 라인 디더 프로세싱에서, 라인 디더 오프셋 값 (LD) 은 픽셀 데이터 (PD) 에 가산되어, 어떤 디스플레이 라인을 제 k 그레이스케일 구동 (k=1,2,3,4,5) 으로 설정하는 경우, 인접 디스플레이 라인은 제 k 그레이스케일 구동 또는 제 (k+1) 그레이스케일 구동으로 설정된다. 그러므로, 예를 들어, 제 3 그레이스케일 구동에 의해 휘도 레벨 "16" 에서 발광하기 위해 제 (8N-7) 디스플레이 라인에 위치되는 방전 셀을 구동하는 경우, 제 (8N-6) 디스플레이 라인에 위치되는 방전 셀은 제 3 그레이스케일 구동에 의해 휘도 레벨 "13" 에서 발광 구동되거나, 제 4 그레이스케일 구동에 의해 휘도 레벨 "21" 에서 발광 구동된다. 결과적으로 제 (8N-6) 디스플레이 라인에 위치되는 방전 셀이 제 3 그레이스케일 구동에 의해 구동되는 경우, 제 (8N-6) 과 제 (8N-7) 사이의 휘도 차이는 "3" 이고, 제 (8N-6) 디스플레이 라인에 위치되는 방전 셀이 제 4 그레이스케일 구동에 의해 구동되는 경우, 제 (8N-6) 과 제 (8N-7) 사이의 휘도 차이는 "5" 이다. 따라서, 이들 2 개의 값의 바이어스는 "2" 이다.
이러한 방식에서, 라인 디더 프로세싱을 실행하는 경우, 인접 디스플레이 라인 사이의 휘도 차이의 바이어스는 소정의 범위 내로 제한되어, 휘도 불균일이 거의 없는 고품질의 디더 디스플레이가 얻어진다.
게다가, 본 발명의 라인 디더 프로세싱에서 입력 이미지 신호의 제 1 내지 제 8 필드는 하나의 사이클로 되고, 각각의 필드에서 라인 디더 프로세싱의 웨이팅은, 도 17 에 나타난 바와 같이, 8 개의 인접 디스플레이 라인의 각각에 대해 변경된다.
다른 말로 설명하면, 제 1 내지 제 8 라인 디더 프로세싱의 디스플레이 라인으로의 할당은 각각의 필드에 대해 변경된다.
제 1 라인 디더 프로세싱은 휘도 웨이팅 "8" 에 대응하는 발광을 수행할 뿐만 아니라 "0" 라인 디더 오프셋 값 (LD) 을 픽셀 데이터 (PD) 에 가산하고,
제 2 라인 디더 프로세싱은 휘도 웨이팅 "7" 에 대응하는 발광을 수행할 뿐만 아니라 "1" 라인 디더 오프셋 값 (LD) 을 픽셀 데이터 (PD) 에 가산하며,
제 3 라인 디더 프로세싱은 휘도 웨이팅 "6" 에 대응하는 발광을 수행할 뿐만 아니라 "2" 라인 디더 오프셋 값 (LD) 을 픽셀 데이터 (PD) 에 가산하며,
제 4 라인 디더 프로세싱은 휘도 웨이팅 "5" 에 대응하는 발광을 수행할 뿐만 아니라 "3" 라인 디더 오프셋 값 (LD) 을 픽셀 데이터 (PD) 에 가산하고,
제 5 라인 디더 프로세싱은 휘도 웨이팅 "4" 에 대응하는 발광을 수행할 뿐만 아니라 "4" 라인 디더 오프셋 값 (LD) 을 픽셀 데이터 (PD) 에 가산하고,
제 6 라인 디더 프로세싱은 휘도 웨이팅 "3" 에 대응하는 발광을 수행할 뿐만 아니라 "5" 라인 디더 오프셋 값 (LD) 을 픽셀 데이터 (PD) 에 가산하고,
제 7 라인 디더 프로세싱은 휘도 웨이팅 "2" 에 대응하는 발광을 수행할 뿐만 아니라 "6" 라인 디더 오프셋 값 (LD) 을 픽셀 데이터 (PD) 에 가산하며, 그리고,
제 8 라인 디더 프로세싱은 휘도 웨이팅 "1" 에 대응하는 발광을 수행할 뿐만 아니라 "7" 라인 디더 오프셋 값 (LD) 을 픽셀 데이터 (PD) 에 가산한다.
도 17 에 나타난 바와 같이 제 1 필드에서, 제 1 내지 제 8 라인 디더 프로세싱은,
제 (8N-7) 디스플레이 라인: 제 1 라인 디더 프로세싱;
제 (8N-6) 디스플레이 라인: 제 4 라인 디더 프로세싱;
제 (8N-5) 디스플레이 라인: 제 7 라인 디더 프로세싱;
제 (8N-4) 디스플레이 라인: 제 2 라인 디더 프로세싱;
제 (8N-3) 디스플레이 라인: 제 5 라인 디더 프로세싱;
제 (8N-2) 디스플레이 라인: 제 8 라인 디더 프로세싱;
제 (8N-1) 디스플레이 라인: 제 3 라인 디더 프로세싱; 및
제 (8N) 디스플레이 라인: 제 6 라인 디더 프로세싱
과 같이 디스플레이 라인에 할당된다.
제 2 필드에서, 제 1 내지 제 8 라인 디더 프로세싱은,
제 (8N-7) 디스플레이 라인: 제 5 라인 디더 프로세싱;
제 (8N-6) 디스플레이 라인: 제 8 라인 디더 프로세싱;
제 (8N-5) 디스플레이 라인: 제 3 라인 디더 프로세싱;
제 (8N-4) 디스플레이 라인: 제 6 라인 디더 프로세싱;
제 (8N-3) 디스플레이 라인: 제 1 라인 디더 프로세싱;
제 (8N-2) 디스플레이 라인: 제 4 라인 디더 프로세싱;
제 (8N-1) 디스플레이 라인: 제 7 라인 디더 프로세싱; 및
제 (8N) 디스플레이 라인: 제 2 라인 디더 프로세싱
과 같이 디스플레이에 할당된다.
제 3 필드에서, 제 1 내지 제 8 라인 디더 프로세싱은,
제 (8N-7) 디스플레이 라인: 제 3 라인 디더 프로세싱;
제 (8N-6) 디스플레이 라인: 제 6 라인 디더 프로세싱;
제 (8N-5) 디스플레이 라인: 제 1 라인 디더 프로세싱;
제 (8N-4) 디스플레이 라인: 제 4 라인 디더 프로세싱;
제 (8N-3) 디스플레이 라인: 제 7 라인 디더 프로세싱;
제 (8N-2) 디스플레이 라인: 제 2 라인 디더 프로세싱;
제 (8N-1) 디스플레이 라인: 제 5 라인 디더 프로세싱; 및
제 (8N) 디스플레이 라인: 제 8 라인 디더 프로세싱
과 같이 디스플레이에 할당된다.
제 4 필드에서, 제 1 내지 제 8 라인 디더 프로세싱은,
제 (8N-7) 디스플레이 라인: 제 7 라인 디더 프로세싱;
제 (8N-6) 디스플레이 라인: 제 2 라인 디더 프로세싱;
제 (8N-5) 디스플레이 라인: 제 5 라인 디더 프로세싱;
제 (8N-4) 디스플레이 라인: 제 8 라인 디더 프로세싱;
제 (8N-3) 디스플레이 라인: 제 3 라인 디더 프로세싱;
제 (8N-2) 디스플레이 라인: 제 6 라인 디더 프로세싱;
제 (8N-1) 디스플레이 라인: 제 1 라인 디더 프로세싱; 및
제 (8N) 디스플레이 라인: 제 4 라인 디더 프로세싱
과 같이 디스플레이에 할당된다.
제 5 필드에서, 제 1 내지 제 8 라인 디더 프로세싱은,
제 (8N-7) 디스플레이 라인: 제 2 라인 디더 프로세싱;
제 (8N-6) 디스플레이 라인: 제 5 라인 디더 프로세싱;
제 (8N-5) 디스플레이 라인: 제 8 라인 디더 프로세싱;
제 (8N-4) 디스플레이 라인: 제 3 라인 디더 프로세싱;
제 (8N-3) 디스플레이 라인: 제 6 라인 디더 프로세싱;
제 (8N-2) 디스플레이 라인: 제 1 라인 디더 프로세싱;
제 (8N-1) 디스플레이 라인: 제 4 라인 디더 프로세싱; 및
제 (8N) 디스플레이 라인: 제 7 라인 디더 프로세싱
과 같이 디스플레이에 할당된다.
제 6 필드에서, 제 1 내지 제 8 라인 디더 프로세싱은,
제 (8N-7) 디스플레이 라인: 제 6 라인 디더 프로세싱;
제 (8N-6) 디스플레이 라인: 제 1 라인 디더 프로세싱;
제 (8N-5) 디스플레이 라인: 제 4 라인 디더 프로세싱;
제 (8N-4) 디스플레이 라인: 제 7 라인 디더 프로세싱;
제 (8N-3) 디스플레이 라인: 제 2 라인 디더 프로세싱;
제 (8N-2) 디스플레이 라인: 제 5 라인 디더 프로세싱;
제 (8N-1) 디스플레이 라인: 제 8 라인 디더 프로세싱; 및
제 (8N) 디스플레이 라인: 제 3 라인 디더 프로세싱
과 같이 디스플레이에 할당된다.
제 7 필드에서, 제 1 내지 제 8 라인 디더 프로세싱은,
제 (8N-7) 디스플레이 라인: 제 4 라인 디더 프로세싱;
제 (8N-6) 디스플레이 라인: 제 7 라인 디더 프로세싱;
제 (8N-5) 디스플레이 라인: 제 2 라인 디더 프로세싱;
제 (8N-4) 디스플레이 라인: 제 5 라인 디더 프로세싱;
제 (8N-3) 디스플레이 라인: 제 8 라인 디더 프로세싱;
제 (8N-2) 디스플레이 라인: 제 3 라인 디더 프로세싱;
제 (8N-1) 디스플레이 라인: 제 6 라인 디더 프로세싱; 및
제 (8N) 디스플레이 라인: 제 1 라인 디더 프로세싱
과 같이 디스플레이에 할당된다.
제 8 필드에서, 제 1 내지 제 8 라인 디더 프로세싱은,
제 (8N-7) 디스플레이 라인: 제 8 라인 디더 프로세싱;
제 (8N-6) 디스플레이 라인: 제 3 라인 디더 프로세싱;
제 (8N-5) 디스플레이 라인: 제 6 라인 디더 프로세싱;
제 (8N-4) 디스플레이 라인: 제 1 라인 디더 프로세싱;
제 (8N-3) 디스플레이 라인: 제 4 라인 디더 프로세싱;
제 (8N-2) 디스플레이 라인: 제 7 라인 디더 프로세싱;
제 (8N-1) 디스플레이 라인: 제 2 라인 디더 프로세싱; 및
제 (8N) 디스플레이 라인: 제 5 라인 디더 프로세싱
과 같이 디스플레이에 할당된다.
본 실시형태에서, 각각의 라인 디더 프로세싱은, 필드가 진행함에 따라서, 스크린에서 상위 및 하위 디스플레이 라인에 교대로 적용된다.
예를 들어, 도 17 에서, 라인 디더 오프셋 값 (LD) "4" 가 픽셀 데이터 (PD)에 가산되고 발광 구동이 휘도 웨이팅 "4" 로 수행되는 제 5 라인 디더 프로세싱은 제 1 필드에서 제 (8N-3) 디스플레이 라인에 할당된다. 그러나, 제 2 필드에서, 화살표로 표시된 바와 같이, 제 5 라인 디더 프로세싱은 스크린에서 제 (8N-3) 디스플레이 라인 보다 낮게 위치되는 제 (8N-7) 디스플레이 라인 상에서 수행된다. 제 3 필드에서, 화살표로 표시된 바와 같이, 제 5 라인 디더 프로세싱은 스크린에서 제 (8N-7) 디스플레이 라인 보다 높게 위치되는 제 (8N-1) 디스플레이 라인 상에서 수행된다. 제 4 필드에서 제 5 라인 디더 프로세싱은 스크린에서 제 (8N-1) 디스플레이 라인 보다 낮게 위치되는 제 (8N-5) 디스플레이 라인 상에서 수행된다. 제 5 필드에서, 화살표로 표시된 바와 같이, 제 5 라인 디더 프로세싱은스크린에서 제 (8N-5) 디스플레이 라인 보다 높게 위치되는 제 (8N-6) 디스플레이 라인 상에서 수행된다. 제 6 필드에서, 화살표로 표시된 바와 같이, 제 5 라인 디더 프로세싱은 스크린에서 제 (8N-6) 디스플레이 라인 보다 낮게 위치되는 제 (8N-2) 디스플레이 라인 상에서 수행된다. 제 7 필드에서, 화살표로 표시된 바와 같이, 제 5 라인 디더 프로세싱은 스크린에서 제 (8N-2) 디스플레이 라인 보다 높게 위치되는 제 (8N-4) 디스플레이 라인 상에서 수행된다. 제 8 필드에서, 화살표로 표시된 바와 같이, 제 5 라인 디더 프로세싱은 스크린에서 제 (8N-4) 디스플레이 라인 보다 낮게 위치되는 제 (8N) 디스플레이 라인 상에서 수행된다.
결과적으로, PDP (100) 스크린 상에 디스플레이 되는 이미지를 시청하는 사람이 스크린 내에서 시선을 옮기더라도, 동일 휘도에서 발광하는 픽셀을 보게될 가능성은 낮아지고, 그래서 허위-윤곽이 잘 감지되지 않는 만족스러운 디더 디스플레이가 실현된다.
전술한 실시형태에서, 디스플레이 라인은 매 8 개의 라인에서 8 개의 디스플레이 라인 그룹으로 분할되고, 이에 대응하여, 서브필드 (SF (k)) 는 8 개의 하위-레벨 서브필드 (SF (k)1내지 SF (k)8) 로 분할되어, 8-라인 디더 프로세싱을 실행한다; 그러나, 분할의 수는 8 개에 한정되지 않고, 4 개 또는 6 개 등 일 수 있다. 예를 들어, 4 분할의 경우, 디스플레이 라인은, 아래에 나타난 바와 같이, 매 4 개의 라인에서 4 개의 디스플레이 라인 그룹으로 분할된다:
제 (4N-3) 디스플레이 라인 그룹,
제 (4N-2) 디스플레이 라인 그룹,
제 (4N-1) 디스플레이 라인 그룹 및
제 (4N) 디스플레이 라인 그룹,
서브필드 (SF (k)) 는 이들에 대응하는 4 개의 서브필드 (SF (k)1내지 SF (k)4) 로 분할되어, 4-라인 디더 프로세싱을 수행한다. 이러한 경우, 라인 디더 오프셋 값은 4 개의 상이한 값으로 설정된다.
본 출원은 2003 년 6 월 23 일자로 출원된 일본 특허출원 제 2003-178113 호에 기초한 것이며, 그 전체를 참조하였다.
본 발명에 의하면, 디더 패턴이 억제된 만족스러운 이미지 디스플레이를 가능하게 하는 디스플레이 패널을 위한 구동 장치가 제공된다.

Claims (6)

  1. 입력 이미지 신호로부터 얻어지는 픽셀 데이터에 따라서 디스플레이 패널을 구동하는 구동 장치로서,
    상기 디스플레이 패널은 복수의 디스플레이 라인에 위치되며 픽셀로서 기능하는 픽셀 셀을 포함하고,
    상기 복수의 디스플레이 라인은 복수의 디스플레이 라인 그룹으로 분할되고, 각각의 그룹은 복수의 인접 디스플레이 라인을 포함하며,
    상기 구동 장치는 개개의 디스플레이 라인 그룹의 각각의 상기 인접 디스플레이 라인의 픽셀 셀로 하여금 상기 복수의 디스플레이 라인에 할당되는 웨이팅 (weighting) 값에 기초하여 상이한 휘도 레벨에서 발광하도록 하고, 그리고,
    상기 웨이팅 값은 인접 디스플레이 라인에 위치되는 상기 픽셀 셀 사이의 휘도 차이의 바이어스가 상기 디스플레이 패널의 모든 인접 디스플레이 라인에 대해 소정의 범위 내에 존재하도록 상기 복수의 디스플레이 라인에 할당되는, 구동 장치.
  2. 제 1 항에 있어서,
    각각의 소정의 기간에서, 상기 웨이팅 값의 상기 디스플레이 라인 그룹의 상기 디스플레이 라인으로의 할당을 변경시키는 웨이팅 변경 수단을 더 포함하는, 구동 장치.
  3. 제 2 항에 있어서,
    상기 웨이팅 변경 수단은,
    상기 디스플레이 라인 중 제 1 디스플레이 라인에 할당되는 제 1 웨이팅 값을 상기 소정의 기간에서는 상기 디스플레이 라인 그룹의 제 1 디스플레이 라인 위의 제 2 디스플레이 라인에 할당하고, 후속하는 소정의 기간에서는 상기 디스플레이 라인 그룹의 제 2 디스플레이 라인 아래의 제 3 디스플레이 라인에 할당하도록, 또는
    제 1 웨이팅 값을 상기 소정의 기간에서는 상기 디스플레이 라인 그룹의 제 1 디스플레이 라인 아래의 제 2 디스플레이 라인에 할당하고, 후속하는 소정의 기간에서는 상기 디스플레이 라인 그룹의 제 2 디스플레이 라인 위의 제 3 디스플레이 라인에 할당하도록,
    상기 웨이팅 값의 할당을 변경시키는, 구동 장치.
  4. 제 1 항에 있어서,
    상기 디스플레이 라인 그룹의 상기 디스플레이 라인에 상이한 라인 오프셋 값을 할당하고, 상기 디스플레이 라인 그룹의 상기 디스플레이 라인의 각각에 위치되는 상기 픽셀 셀의 각각에 대응하는 상기 픽셀 데이터에 상기 라인 오프셋 값 중 대응하는 값을 가산하여, 라인 오프셋-가산 픽셀 데이터를 얻기 위한 가산 수단을 더 포함하고,
    상기 발광 구동 수단은 상기 디스플레이 라인 그룹 내의 각각의 디스플레이 라인에 위치되는 각각의 픽셀 셀로 하여금 상기 라인 오프셋-가산 픽셀 데이터 및 연관되는 상기 디스플레이 라인에 할당되는 상기 웨이팅 값에 기초하여 상이한 휘도 레벨에서 발광하도록 하는, 구동 장치.
  5. 입력 이미지 신호로부터 얻어지는 픽셀 데이터에 기초하여 디스플레이 패널을 그레이스케일-구동하는 방법으로서,
    상기 디스플레이 패널은 픽셀로서 기능하며 각각의 복수의 디스플레이 라인에 배열되는 복수의 픽셀 셀을 갖는 복수의 디스플레이 라인을 포함하고, 상기 복수의 디스플레이 라인은 모든 L 개의 디스플레이 라인을 취하여 L 개의 그룹으로 분할되고, 상기 입력 신호의 각각의 단일 필드 디스플레이 기간은 복수의 서브필드로 분할되는,
    제1 내지 제 K 그레이스케일 구동 레벨을 정의하기 위해 K 개의 상이한 방식으로 서브필드를 점등 모드 및 비점등 모드로 설정하는 단계로서, 각각의 그레이스케일 구동 레벨은 L 개의 휘도 레벨을 포함하는 상이한 휘도 레벨이 모든 상기 그레이스케일 구동 레벨에 대해 상기 개개의 디스플레이 라인 그룹에 속하는 상기 디스플레이 라인에 할당될 수 있도록 하는 단계; 및
    상기 디스플레이 패널을 제 1 내지 제 K 그레이스케일 구동 레벨에 따라서 구동하는 단계를 포함하는, 그레이스케일 구동 방법.
  6. 입력 이미지 신호로부터 얻어지는 픽셀 데이터에 기초하여 디스플레이 패널을 그레이스케일-구동하는 방법으로서,
    상기 디스플레이 패널은 각각의 복수의 디스플레이 라인에 배열되는 픽셀로서 기능하는 복수의 픽셀 셀을 갖는 복수의 디스플레이 라인을 포함하고, 상기 복수의 디스플레이 라인은 복수의 그룹으로 분할되며, 입력 이미지 신호의 각각의 단일 필드 디스플레이 기간은 복수의 서브필드로 분할되는,
    제1 내지 제 K 그레이스케일 구동 레벨을 정의하기 위해 K 개의 상이한 방식으로 서브필드를 점등 모드 및 비점등 모드로 설정하는 단계로서, 각각의 그레이스케일 구동 레벨은 각각의 상기 디스플레이 라인 그룹의 디스플레이 라인의 수와 동일한 수의 휘도 레벨을 포함하는 상이한 휘도 레벨이 모든 상기 그레이스케일 구동 레벨에 대해 상기 디스플레이 라인 그룹의 상기 디스플레이 라인에 할당될 수 있도록 하는 단계; 및
    상기 디스플레이 패널을 제 1 내지 제 K 그레이스케일 구동 레벨에 따라서 구동하는 단계를 포함하는, 방법.
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