KR200446071Y1 - Logic gateway circuit for bus that supports multiple interrput request signals - Google Patents

Logic gateway circuit for bus that supports multiple interrput request signals Download PDF

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KR200446071Y1 KR2020070020804U KR20070020804U KR200446071Y1 KR 200446071 Y1 KR200446071 Y1 KR 200446071Y1 KR 2020070020804 U KR2020070020804 U KR 2020070020804U KR 20070020804 U KR20070020804 U KR 20070020804U KR 200446071 Y1 KR200446071 Y1 KR 200446071Y1
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Abstract

본 고안은 다중 인터럽트 요청 신호들을 지원하는 컴퓨터 시스템의 버스에 대한 로직 게이트웨이 회로에 관한 것으로서, 복수 개의 입력단 및 인터럽트 요청 신호 출력단을 구비하는 출력OR게이트; 상기 출력OR게이트의 인터럽트 요청 신호 출력단과 연결되는 입력단과 출력단을 구비하는 인버터; 및 복수 개의 타겟 장치에 의하여 생성된 종단 인터럽트 요청 신호를 각각 그리고 선택적으로 상기 게이트웨이 회로를 통하여 상기 출력OR게이트로 전송하거나 상기 게이트웨이 회로에 상기 종단 인터럽트 요청 신호들을 대기열에 배열시키는 복수 개의 게이트웨이 회로들을 포함하는 로직 게이트웨이 회로가 제공된다.The present invention relates to a logic gateway circuit for a bus of a computer system supporting multiple interrupt request signals, comprising: an output OR gate having a plurality of inputs and an interrupt request signal output; An inverter having an input terminal and an output terminal connected to an interrupt request signal output terminal of the output OR gate; And a plurality of gateway circuits for respectively terminating an interrupt request signal generated by a plurality of target devices and selectively transmitting the interrupt interrupt request signals to the output OR gate through the gateway circuit or to queue the termination interrupt request signals to the gateway circuit. A logic gateway circuit is provided.

상기 각 게이트웨이 회로는 AND게이트와 OR게이트를 포함하며, 상기 OR게이트는 상기 AND게이트의 출력단과 상기 출력OR게이트의 인터럽트 요청 신호 출력단의 상태에 기초하여 상기 AND게이트의 게이트웨이 신호 입력단으로 게이트웨이 신호를 생성한다. Each gateway circuit includes an AND gate and an OR gate, and the OR gate generates a gateway signal to a gateway signal input terminal of the AND gate based on a state of an output terminal of the AND gate and an interrupt request signal output terminal of the output OR gate. do.

Description

다중 인터럽트요청 신호를 지원하는 버스의 로직 게이트웨이 회로{LOGIC GATEWAY CIRCUIT FOR BUS THAT SUPPORTS MULTIPLE INTERRPUT REQUEST SIGNALS}Logic gateway circuit on a bus that supports multiple interrupt request signals {LOGIC GATEWAY CIRCUIT FOR BUS THAT SUPPORTS MULTIPLE INTERRPUT REQUEST SIGNALS}

본 고안은 인터럽트 요청 신호의 처리 회로에 관한 것으로서, 더욱 구체적으로는 컴퓨터 시스템에서 다중 인터럽트 요청 신호들(multiple interrupt request signals)을 지원하는 버스 인터페이스 처리 회로에 관한 것이다. The present invention relates to a circuit for processing interrupt request signals, and more particularly to a bus interface processing circuit for supporting multiple interrupt request signals in a computer system.

표준 컴퓨터 시스템이나 디지털 시스템의 구조는 중앙 처리 유닛들, 디스크 드라이브들, 입력 수단들, 출력 수단들 및 메모리들을 포함하는 하드웨어 요소들을 주로 포함한다. 모든 하드웨어 요소들은 데이터 전송 및 제어 목적을 위하여 버스(bus)들로 서로 연결된다. 현재, 버스에 대한 다수의 다른 스펙들이 다른 시스템 요구사항들과 특징들에 이용되고 있다.The structure of a standard computer system or digital system mainly includes hardware elements including central processing units, disk drives, input means, output means and memories. All hardware elements are connected to each other by buses for data transmission and control purposes. Currently, many different specifications for buses are used for different system requirements and features.

첨부된 도 1을 참조하면, ISA(Industry Standard Architecture) 버스를 포함하는 컴퓨터 시스템이나 디지털 시스템이 도시되어 있다. 상기 컴퓨터 시스템은 중앙 처리 유닛(11), 메모리(12), PCI(Peripheral Component Interconnect)브릿지(13), 적어도 하나 이상의 PCI 장치(14), PCI/ISA 브릿지(bridge)(15) 및 복수 개의 ISA장치들(D1 내지 Dn)을 포함한다. 중앙처리유닛(11)와 메모리(12)는 상기 PCI 브릿지(13)를 경유하여 PCI 버스(22)에 연결된 시스템 버스(21)에 연결되어 있다. 상기 PCI 버스(22)는 PCISIG에 의하여 공식화된 스펙(formulated specification)을 가지고 있는 버스이며, 마이크로프로세서 시스템에서 고 스피드 데이터 전송을 제공할 수 있도록 한다. 상기 PCI 버스(22)는 로컬 영역 네트워크(Local area network) 인터페이스 카드, 비디오 카드 및 입출력 인터페이스 카드를 포함하는 인터페이스 장치들과 같은 여러가지 PCI 장치들(14)과의 연결을 위하여 제공된다. 상기 PCI 버스(22)는 PCI/ISA 브릿지(15)를 경유하여 ISA 버스(23)과 연결된다. 상기 ISA 버스(23)는 다양한 ISA 장치들(D1 내지 Dn)과의 연결을 제공한다. 타겟 장치(target device)로도 언급되는 각 ISA 장치(D1, D2, ...,Dn)는 종단 인터럽트 요청 신호(device-end interrupt request signal) D1_INT,D2_INT,..., Dn_INT를 생성하도록 동작하며, 상기 신호는 특정 인터럽트 요청 신호와 연관된 인터럽트 서비스 루틴(interrupt service routine)을 수행하는 인터럽트 요청 신호 제어부(16)에 상기 ISA 버스(23)에 의하여 전송된다.Referring to FIG. 1, a computer or digital system is shown that includes an Industry Standard Architecture (ISA) bus. The computer system comprises a central processing unit 11, a memory 12, a Peripheral Component Interconnect (PCI) bridge 13, at least one PCI device 14, a PCI / ISA bridge 15 and a plurality of ISAs. Devices D1 to Dn. The central processing unit 11 and the memory 12 are connected to the system bus 21 connected to the PCI bus 22 via the PCI bridge 13. The PCI bus 22 is a bus having a formalized specification by PCISIG, and provides high speed data transmission in a microprocessor system. The PCI bus 22 is provided for connection with various PCI devices 14 such as interface devices including a local area network interface card, a video card and an input / output interface card. The PCI bus 22 is connected to the ISA bus 23 via the PCI / ISA bridge 15. The ISA bus 23 provides a connection with various ISA devices D1-Dn. Each ISA device D1, D2, ..., Dn, also referred to as a target device, operates to generate a device-end interrupt request signal D1_INT, D2_INT, ..., Dn_INT. The signal is transmitted by the ISA bus 23 to an interrupt request signal controller 16 that performs an interrupt service routine associated with a particular interrupt request signal.

ISA 버스의 현재 이용가능한 스펙에서, ISA버스는 인터럽트 요청 신호들을 생성하는 ISA 장치를 많아야 11개만 지원할 수 있다. 인터럽트 요청을 보내는 11개 이상의 ISA 장치들을 위한 현재의 해결방법은 그러한 인터럽트 요청 신호들을 다루기 위하여 특정 소프트웨어나 드라이브 프로그램들을 시스템 내에 갖추는 것이다. In the currently available specification of the ISA bus, the ISA bus can only support 11 at most ISA devices generating interrupt request signals. The current solution for more than 11 ISA devices sending interrupt requests is to have specific software or drive programs in the system to handle those interrupt request signals.

예를 들어, 주지된 기술에는, 표준 개수를 넘는 인터럽트 요청 신호들을 지원하기 위하여 인터럽트 요청신호를 보내는 몇몇 장치들은 예를 들어, 로직 회로를 공유함으로써 시스템의 인터럽트 요청 신호 말단과 연결되어야 한다. 그리고, 상기 시스템은 상기 인터럽트 서비스 루틴을 다루기 위한 특정 또는 주문된(customized) 소프트웨어 또는 드라이브 프로그램이 탑재되어야 한다.For example, well known techniques require that some devices that send interrupt request signals to support more than a standard number of interrupt request signals must be connected to the interrupt request signal end of the system, for example by sharing logic circuitry. The system must then be equipped with specific or customized software or drive programs to handle the interrupt service routine.

종래 기술에서는 ISA버스가 종단장치(device end)로부터 생성된 인터럽트 요청 신호의 라이징 에지(rising edge)를 검출할 때, 만약 특정한/주문된 소프트웨어 또는 프로그램을 채용하지 않은 채, 전통적인 로직 회로가 사용된다면 거의 모든 인터럽트 요청 신호들은 다루어지지 못하거나 놓치게 되기 쉬우며, 상기 ISA 버스의 상기 인터럽트 요청 입력단은 잠겨지게 되어(will be locked) 상기 논리 회로의 상태는 항상 하이 상태(high-state)를 나타내게 된다.In the prior art, when the ISA bus detects the rising edge of an interrupt request signal generated from the device end, if traditional logic circuitry is used without employing any particular / ordered software or program, Almost all interrupt request signals are not handled or are easy to miss, and the interrupt request input of the ISA bus will be locked so that the state of the logic circuit is always high-state.

상기와 같은 전통적인 기술은 인터럽트 요청 신호들을 다룸에 있어 신호 분실을 입을 수 있을 뿐만 아니라 상기 인터럽트 요청 신호를 정상적으로 처리함에 있어 속도가 저감된다. 더욱이, 이것은 실제적인 응용에서 인터럽트 요청 신호를 처리함에 있어 컴퓨터 시스템의 로드를 증가시키게 되며, 산업의 시스템 발전에 불리한 영향을 초래하게 된다.Such a conventional technique may not only cause loss of signal in dealing with interrupt request signals, but also reduce speed in normally processing the interrupt request signal. Moreover, this increases the load on the computer system in handling interrupt request signals in practical applications, and adversely affects industrial system development.

그러므로, 본 고안의 주요한 목적은 다중 인터럽트 요청 신호들을 처리하는 처리 회로를 제공하는 데 있다. 본 고안은 유연한 작동으로 상기 인터럽트 요청 신호들을 생성하는 타겟 장치들을 보증하기 위하여 복수 개의 타겟 장치들로부터 생성되는 복수 개의 인터럽트 요청 신호들을 지원하는 로직 게이트웨이 회로를 채용하는 설계를 제공한다. Therefore, the main object of the present invention is to provide a processing circuit for processing multiple interrupt request signals. The present invention provides a design employing a logic gateway circuit that supports a plurality of interrupt request signals generated from a plurality of target devices to ensure target devices generating the interrupt request signals with flexible operation.

본 고안의 또 다른 목적은 특정한 또는 주문된 소프트웨어 또는 드라이브 프로그램의 로딩(loading)또는 인스톨(install)없이 상기 인터럽트 요청 신호들과 연관된 인터럽트 서비스 루틴들이 유연하게 동작될 수 있도록 컴퓨터 시스템 또는 디지털 시스템의 ISA 버스에 대한 다중 인터럽트 요청 신호들을 처리하는 처리 회로를 제공하는 데 있다. Another object of the present invention is to provide an ISA of a computer system or digital system so that the interrupt service routines associated with the interrupt request signals can be flexibly operated without loading or installing specific or ordered software or drive programs. There is provided a processing circuit for processing multiple interrupt request signals for a bus.

상기 문제들을 해결하기 위하여, 본 고안이 해결방안은 다음과 같은 점에 있다. 각 타겟 장치들에 의하여 생성된 인터럽트 요청 신호는 본 고안의 로직 게이트웨이 회로에 의하여 처리되도록 하며, 이 때, 상기 로직 게이트웨이 회로는 버스에 인터럽트 요청 신호를 생성한다. 상기 로직 게이트웨이 회로는 복수 개의 입력단 및 인터럽트 요청 신호 출력단을 가지는 출력 OR게이트, 입력단이 상기 출력 OR게이트의 상기 인터럽트 요천 신호 출력단에 연결되는 입력단 및 출력단을 가지는 인버터, 복수 개의 타겟 장치들로부터 인터럽트 요청 신호를 각각 수신하여 상기 게 이트웨이 회로들 통해 상기 출력 OR게이트로 전송하거나 상기 게이트웨이 회로에서 상기 인터럽트 요청 신호들을 대기열에 배열(queue)하는 복수 개의 게이트웨이 회로들을 포함한다. In order to solve the above problems, the solution of the present invention is as follows. The interrupt request signal generated by each target device is processed by the logic gateway circuit of the present invention, where the logic gateway circuit generates an interrupt request signal on the bus. The logic gateway circuit includes an output OR gate having a plurality of input terminals and an interrupt request signal output terminal; An inverter having an input terminal and an output terminal having an input terminal connected to the interrupt signal output terminal of the output OR gate; And a plurality of gateway circuits each receiving an interrupt request signal from a plurality of target devices and transmitting the interrupt request signal to the output OR gate through the gateway circuits or queue the interrupt request signals in the gateway circuit.

본 고안의 바람직한 실시형태에서 상기 각 게이트웨이 회로들은 AND게이트와 OR게이트를 포함하며, 상기 OR게이트는 상기 AND 게이트의 출력단과 상기 출력 OR 게이트의 상기 인터럽트 요청 신호 출력단의 상태에 기초하여 상기 AND게이트의 게이트웨이 신호 입력단에 게이트웨이 신호를 생성한다.In a preferred embodiment of the present invention, each of the gateway circuits includes an AND gate and an OR gate, wherein the OR gate is configured based on a state of the output terminal of the AND gate and the interrupt request signal output terminal of the output OR gate. The gateway signal is generated at the gateway signal input terminal.

본 고안은 종단장치로부터 생성된 인터럽트 요청 신호들을 처리하는 단순구조의 로직 게이트웨이 회로를 채용한다. 상기 본 고안의 처리 회로가 하나 이상의 인터럽트 요청 신호들을 수신하게 되는 경우, 상기 시스템이 반응 가능하도록 재개될 때까지 두 번째 뒤의 인터럽트 요청 신호들은 대기열에 배열된다(queue). 본 고안은 어떤 특정한 소프트웨어 또는 드라이브 프로그램을 필요로 하지 않는 신규한 인터럽트 공유 처리 회로(interrupt sharing processing circuit)를 제공한다.The present invention employs a simple logic gateway circuit that processes interrupt request signals generated from an end device. When the processing circuit of the present invention receives one or more interrupt request signals, the second and subsequent interrupt request signals are queued until the system is responsibly resumed. The present invention provides a novel interrupt sharing processing circuit that does not require any particular software or drive program.

종래 기술과 비교된 바와 같이, 본 고안의 해결방안은 어떤 특정한 또는 주문된 소프트웨어 또는 드라이브 프로그램의 사용 없이 전통적인 컴퓨터 버스가 수행하는 인터럽트 요청 신호들의 수에 제한을 두지 않는다.As compared with the prior art, the solution of the present invention does not limit the number of interrupt request signals that a traditional computer bus performs without the use of any particular or ordered software or drive program.

본 고안은 현재 컴퓨터 시스템의 ISA 버스에 적용가능하며, 하나 또는 그 이상의 인터럽트 요청이 발생하는 경우, 상기 본 고안의 로직 게이트웨이 회로는 상기 인터럽트 요청 신호들 중의 첫번째 신호를 상기 ISA버스로 전송하고 다른 인터 럽트 요청들은 상기 로직 게이트웨이 회로들에서 대기열에 배열된다. 상기 첫번째 인터럽트 요청 신호와 관련된 인터럽트 서비스 루틴이 완료되는 경우, 상기 로직 게이트웨이 회로는 다음 인터럽트 요청신호를 상기 ISA버스로 전송하여 상기 종단 장치에서 생성된 인터럽트 요청 신호와 연관된 상기 인터럽트 서비스 루틴들이 연속적으로 실행될 수 있게 된다.The present invention is applicable to the ISA bus of the current computer system, and when one or more interrupt requests occur, the logic gateway circuit of the present invention transmits the first of the interrupt request signals to the ISA bus and the other interleaver. Fault requests are queued in the logic gateway circuits. When the interrupt service routine associated with the first interrupt request signal is completed, the logic gateway circuit sends a next interrupt request signal to the ISA bus to continuously execute the interrupt service routines associated with the interrupt request signal generated at the end device. It becomes possible.

첨부된 도면 특히 도 2를 참조하면, 상기 도 2는 본 고안에 의한 참조부호 100으로 전반적으로 표시된 복수 개의 로직 게이트웨이 회로들, 복수 개의 ISA 장치들에 의하여 생성된 종단 인터럽트 요청 신호들(D1_INT, D2_INT, D3_INT,.., Dn_INT) 및 ISA 버스(23) 사이의 회로 연결을 도시하고 있다. 각 종단 인터럽트 요청 신호들(D1_INT, D2_INT, D3_INT,.., Dn_INT)은 본 고안에 따른 상기 로직 게이트웨이 회로들(100) 중 연관된 하나에 의하여 처리되며, 그 후 상기 ISA버스(23)에 적용된다.Referring to the accompanying drawings, in particular with reference to Figure 2, Figure 2 is a plurality of logic gateway circuits, generally indicated by the reference numeral 100 according to the present invention, termination interrupt request signals generated by a plurality of ISA devices (D1_INT, D2_INT) , D3_INT, .., Dn_INT) and the ISA bus 23 are shown. Each termination interrupt request signals D1_INT, D2_INT, D3_INT, ..., Dn_INT are processed by the associated one of the logic gateway circuits 100 according to the present invention, and then applied to the ISA bus 23. .

또한, 도 3과 도 4를 참조할 때, 도 3은 본 고안에 따른 로직 게이트웨이 회로(100)의 상세한 회로 구성을 도시하고 있으며, 도 4는 종단 인터럽트 요청 신호들(D1_INT, D2_INT, D3_INT,.., Dn_INT)과 연속적으로 수행되는 인터럽트 요청 신호들의 웨이브형태들을 도시하고 있다.3 and 4, FIG. 3 shows a detailed circuit configuration of the logic gateway circuit 100 according to the present invention, and FIG. 4 shows termination interrupt request signals D1_INT, D2_INT, D3_INT,. , Dn_INT) and the wave form of the interrupt request signals that are executed in succession.

도 2 내지 도 4에 도시된 바와 같이, 본 고안의 로직 게이트웨이 회로(100)는 복수 개의 게이트웨이 회로들(3a 내지 3n)을 포함한다. 각 타겟 장치에 의하여 생성된 상기 종단 인터럽트 요청신호들(D1_INT, D2_INT, D3_INT,.., Dn_INT)은 각 각의 게이트웨이 회로(3a 내지 3n)에 적용되며, 각 게이트웨이 회로(3a 내지 3n)는 출력 OR 게이트(4)의 해당하는 로직 신호 입력단(4a)에 로직 신호를 생성한다. 또한, 인터럽트 요청 신호(INT1)가 상기 출력 OR 게이트(4)의 인터럽트 요청 신호 출력단(4b)에서 생성되고 ISA 버스(23)에 적용된다.As shown in Figures 2 to 4, the logic gateway circuit 100 of the present invention includes a plurality of gateway circuits (3a to 3n). The termination interrupt request signals D1_INT, D2_INT, D3_INT, .., Dn_INT generated by each target device are applied to the respective gateway circuits 3a to 3n, and each gateway circuit 3a to 3n is output. A logic signal is generated at the corresponding logic signal input 4a of the OR gate 4. In addition, an interrupt request signal INT1 is generated at the interrupt request signal output terminal 4b of the output OR gate 4 and applied to the ISA bus 23.

설명을 위하여 상기 첫번째 게이트웨이 회로(3a)(다른 게이트웨이 회로들은 동일한 구조로 이루어진다)를 예로 들면, 상기 게이트웨이 회로(3a)는 AND 게이트(31)과 OR게이트(32)를 가진다. 상기 AND 게이트(31)은 연관된 타겟 장치에 의하여 생성된 종단 인터럽트 요청 신호(D1_INT)와 연결되는 종단 인터럽트 요청 신호 입력단(31a)으로 기능하는 입력단을 가진다. 또한, 상기 AND 게이트(31)는 상기 OR게이트(32)의 출력단(32c)와 연결되는 게이트웨이 신호 입력단(31b)을 가진다.For the purpose of explanation, taking the first gateway circuit 3a (other gateway circuits have the same structure) as an example, the gateway circuit 3a has an AND gate 31 and an OR gate 32. The AND gate 31 has an input terminal that functions as an termination interrupt request signal input terminal 31a connected to the termination interrupt request signal D1_INT generated by the associated target device. In addition, the AND gate 31 has a gateway signal input terminal 31b connected to an output terminal 32c of the OR gate 32.

상기 OR게이트(32)는 상기 AND게이트(31)의 출력단(31d)과 연결되는 첫번째 입력단(32a)을 가진다. 상기 OR게이트(32)는 또한, 인버터(5)를 경유하여 상기 출력OR게이트(4)의 인터럽트 요청 신호 출력단(4b)에 연결되는 두번째 입력단(32b)를 가져, 상기 출력OR게이트(4)의 상기 인터럽트 요청 신호 출력단(4b)에서 생성된 인터럽트 요청 신호(INT1)의 상태를 통신할 수 있게 된다. 상기와 같은 아키텍쳐(architecture)에서 상기 OR게이트(32)는 상기 AND게이트(31)의 출력단(31d)과 상기 출력OR게이트(4)의 인터럽트 요청 신호 출력단(4b)의 상태에 기초되어 상기 AND게이트(31)의 게이트웨이 신호 입력단(31b)에 게이트웨이 신호(S1)을 생성한다.The OR gate 32 has a first input terminal 32a connected to the output terminal 31d of the AND gate 31. The OR gate 32 also has a second input terminal 32b connected to the interrupt request signal output terminal 4b of the output OR gate 4 via the inverter 5, so that the output OR gate 4 is closed. The state of the interrupt request signal INT1 generated by the interrupt request signal output terminal 4b can be communicated. In the above architecture, the OR gate 32 is connected to the AND gate based on the state of the output terminal 31d of the AND gate 31 and the interrupt request signal output terminal 4b of the output OR gate 4. The gateway signal S1 is generated at the gateway signal input terminal 31b of (31).

상기 로직 게이트웨이 회로(100)의 각 게이트 회로(3a 내지 3n)의 상기 AND게이트(31)는 선택적으로 리셋 입력단(31c)이 제공되며, 초기화 과정 동안 리셋 신 호 #RST에 의하여 모든 AND게이트(31)가 리셋되도록 모든 리셋 입력단(31c)은 리셋 신호 #RST에 공통적으로 연결된다.The AND gate 31 of each gate circuit 3a to 3n of the logic gateway circuit 100 is optionally provided with a reset input terminal 31c, and all the AND gates 31 by the reset signal #RST during the initialization process. Is reset to all reset input terminals 31c in common with the reset signal #RST.

상기 타겟 장치들 중 어떠한 장치들도 종단 인터럽트 요청 신호를 생성하지 않는 경우, 상기 로직 게이트웨이 회로(100)의 각 게이트웨이 회로(3a 내지 3n)의 상기 AND게이트(31)의 출력단(31d)은 로레벨(low-level)로 정해진다. 그러므로, 상기 로직 게이트웨이 회로(100)는 어떠한 인터럽트 요청 신호도 출력하지 않는다.When none of the target devices generates a termination interrupt request signal, the output terminal 31d of the AND gate 31 of each gateway circuit 3a to 3n of the logic gateway circuit 100 is at a low level. (low-level). Therefore, the logic gateway circuit 100 does not output any interrupt request signal.

예를 들어 종단 인터럽트 요청 신호(D1_INT)을 생성하는 타겟 장치 중의 하나인 첫번째 타겟 장치(D1)가 종단 인터럽트 요청 신호를 발하는 경우 상기 게이트웨이 회로(3a)의 AND게이트(31)의 출력단(31d)은 상기 출력OR게이트의 상기 로직 신호 입력단(4a)으로 하이-상태(high-state) 로직 신호를 생성한다. 여기에서 출력OR게이트(4)의 상기 인터럽트 요청 신호 출력단(4b)은 상기 타겟 장치와 관련된 인터럽트 요청 신호(INT1)를 상기 ISA버스(23)에 적용한다.For example, when the first target device D1, which is one of the target devices generating the termination interrupt request signal D1_INT, issues the termination interrupt request signal, the output terminal 31d of the AND gate 31 of the gateway circuit 3a is A high-state logic signal is generated to the logic signal input 4a of the output OR gate. Here, the interrupt request signal output terminal 4b of the output OR gate 4 applies the interrupt request signal INT1 associated with the target device to the ISA bus 23.

이 지점에서, 상기 AND게이트(31)의 출력단(31d)이 상기 ISA 장치에 의하여 생성된 종단 인터럽트 요청 신호(D1_INT)의 신호 레벨에 따라 상태를 변화하도록 허용됨에도 불구하고 상기 OR게이트(32)의 첫번째 입력단(32a)은 하이-상태이고 두번째 입력단은 로우-상태(low-state)이기 때문에, 상기 OR게이트(32)의 출력단(32c)은 하이-상태에 있게 되고, 그래서, 상기 첫번째 게이트웨이 회로(3a)를 제외하고 다른 모든 게이트웨이 회로(3b 내지 3n)의 AND게이트들은 디스에이블(disabled) 된다. 그러므로, 이 시점에서, 심지어 다른 ISA장치가 자신의 종단 인터럽트 요청신호를 해당하는 게이트웨이 회로(3b 내지 3n)의 상기 AND게이트에 생성하더라도 해당하는 게이트웨이 회로(3b 내지 3n)의 상기 AND게이트는 자신의 출력단에 상기 출력OR게이트(4)에 적용될 하이 상태 로직 신호를 세팅하지 못한다.At this point, although the output terminal 31d of the AND gate 31 is allowed to change state in accordance with the signal level of the termination interrupt request signal D1_INT generated by the ISA device, Since the first input terminal 32a is high-state and the second input terminal is low-state, the output terminal 32c of the OR gate 32 is in the high-state, so that the first gateway circuit ( Except for 3a), the AND gates of all other gateway circuits 3b to 3n are disabled. Therefore, at this point, even if another ISA device generates its termination interrupt request signal to the AND gate of the corresponding gateway circuits 3b to 3n, the AND gate of the corresponding gateway circuits 3b to 3n is owned. It is not possible to set the high state logic signal to be applied to the output OR gate 4 at the output stage.

상기 두번째 ISA장치의 종단 인터럽트 요청 신호(예를 들어 D2_INT)가 상기 게이트웨이 회로(3b)의 AND게이트와 출력OR게이트를 통해 상기 ISA버스(23)로 통과되도록 허용되는 것은 상기 첫번째 ISA장치의 상기 종단 인터럽트 요청 신호(예를 들어 D1_INT)와 연관된 상기 인터럽트 서비스 루틴이 완전히 처리될어질 때까지이다. 즉, 상기 두번째 ISA장치의 종단 인터럽트 요청 신호(D2_INT)는 상기 첫번째 ISA장치의 종단 인터럽트 요청신호(D1_INT)가 완전히 처리되어질 때까지 상기 게이트웨이 회로(3b)의 AND게이트에서 대기열에 배열된다(queue). 그리고, 그 후, 상기 두번째 ISA장치의 종단 인터럽트 요청 신호(D2_INT)는 상기 출력OR게이트를 통하여 상기 ISA버스(23)로 전송된다.The termination interrupt request signal (eg, D2_INT) of the second ISA device is allowed to pass through the AND and output OR gates of the gateway circuit 3b to the ISA bus 23 through the termination of the first ISA device. Until the interrupt service routine associated with the interrupt request signal (eg D1_INT) is fully processed. That is, the termination interrupt request signal D2_INT of the second ISA device is queued at the AND gate of the gateway circuit 3b until the termination interrupt request signal D1_INT of the first ISA device is completely processed. . Then, the termination interrupt request signal D2_INT of the second ISA device is transmitted to the ISA bus 23 through the output OR gate.

본 고안에 따르면, 상기 인터럽트 요청 신호(D1_INT, D2_INT, D3_INT,..., Dn_INT)를 리딩하는(reading) ISA버스(23)는 상기 인터럽트 요청 신호(D1_INT, D2_INT, D3_INT,..., Dn_INT)의 신호 라이징 에지(signal rising edge)를 검출함으로써 수행되며, 상기 두번째 ISA장치의 종단 인터럽트 요청 신호의 픽업을 놓치는 어떠한 경우도 발생되지 않을 것이다. According to the present invention, the ISA bus 23 that reads the interrupt request signals D1_INT, D2_INT, D3_INT, ..., Dn_INT is connected to the interrupt request signals D1_INT, D2_INT, D3_INT, ..., Dn_INT. It is performed by detecting a signal rising edge of C1), and no case will miss the pickup of the termination interrupt request signal of the second ISA device.

도 4에 도시된 바와 같이 종단 인터럽트 요청 신호들의 웨이브형태에서와 같이, 예를 들어, D1_INT, D2_INT, D3_INT, ...,D8_INT 중 상기 인터럽트 요청 신호(D4_INT)가 시간 지점 t1, t2 사이의 구간에서 하이-상태의 라이징 에지를 나타내고 있다면, 상기 로직 게이트웨이 회로(100)는 상기 라이징 에지(L1)에 반응하여 상기 출력OR게이트(4)의 인터럽트 요청 신호 출력단(4b)에 하이-상태 인터럽트 요청 신호(INT1)를 상기 ISA버스로 생성한다. 그 후, 상기 시스템은 상기 인터럽트 요청 신호(D4_INT)에 해당하는 인터럽트 서비스 루틴을 수행한다.As shown in FIG. 4, for example, the interrupt request signal D4_INT among D1_INT, D2_INT, D3_INT, ..., D8_INT is a period between time points t1 and t2. If a high-state rising edge is indicated by the logic gateway circuit 100 in response to the rising edge (L1), the high-state interrupt request signal to the interrupt request signal output terminal 4b of the output OR gate (4) Create (INT1) on the ISA bus. Thereafter, the system performs an interrupt service routine corresponding to the interrupt request signal D4_INT.

예를 들어, 인터럽트 요청 신호(D6_INT)가 시간 지점 t2에서 하이 상태의 라이징 에지(L2)를 나타내는 경우 상기 로직 게이트 회로(100)는 상기 인터럽트 요청 신호(D4_INT)와 연관된 인터럽트 서비스 루틴이 수행될 때까지(즉, 디센딩 에지(descending edge)L3), 상기 로직 게이트웨이 회로(100)에서 상기 인터럽트 요청 신호(D6_INT)를 일시적으로 홀딩한다. 그 후, 상기 인터럽트 요청 신호(D6_INT)가 수행된다. 상기와 같은 연속적으로 확장되는 방법에 의하여, 시구간(t3 - t5)에서 라이징 에지(L4, L6)와 디센딩 에지(L5, L7)를 나타내는 모든 인터럽트 요청 신호가 연속적으로 처리되며 또한 상기 해당하는 인터럽트 서비스 루틴들이 연속적으로 처리된다.For example, when the interrupt request signal D6_INT indicates the rising edge L2 of the high state at the time point t2, the logic gate circuit 100 is executed when an interrupt service routine associated with the interrupt request signal D4_INT is performed. Until (ie, a descending edge L3), the logic gateway circuit 100 temporarily holds the interrupt request signal D6_INT. Thereafter, the interrupt request signal D6_INT is performed. By the above continuous expansion method, all interrupt request signals representing rising edges L4 and L6 and descending edges L5 and L7 are continuously processed in the time period t3 to t5. Interrupt service routines are processed continuously.

본 고안이 비록 바람직한 실시예들을 참조하여 설명되고 있으나, 다양한 수정들과 변형이 첨부된 청구범위에 의하여 정하여지게 되는 본 고안의 범위를 벗어나지 않고 이루어질 수 있다는 것은 당업자에게 자명하다.Although the present invention has been described with reference to preferred embodiments, it will be apparent to those skilled in the art that various modifications and variations can be made without departing from the scope of the present invention as defined by the appended claims.

본 고안은 첨부된 도면들을 참조하고 본 고안의 바람직한 실시예에 대한 전술된 고안의 상세한 설명을 통하여 본 고안은 본 고안의 기술분야에서 통상의 지식을 가진 자에게 명확해질 것이다. The present invention will become apparent to those of ordinary skill in the art with reference to the accompanying drawings and through the detailed description of the above-described invention for a preferred embodiment of the present invention.

도 1은 ISA버스를 포함하는 컴퓨터 시스템 또는 디지털 시스템의 구성을 도시하는 블록도,1 is a block diagram showing the configuration of a computer system or a digital system including an ISA bus;

도 2는 ISA버스와 복수 개의 ISA 장치들로부터 생성된 종단 인터럽트 요청 신호들과 본 고안에 따른 로직 게이트웨이 회로들 사이의 연결관계를 도시한 도면,2 is a diagram illustrating a connection relationship between terminal interrupt request signals generated from an ISA bus and a plurality of ISA devices and logic gateway circuits according to the present invention;

도 3은 본 고안에 따른 로직 게이트웨이 회로의 상세한 회로도를 도시하는 도면,3 is a detailed circuit diagram of a logic gateway circuit according to the present invention;

도 4는 도 3의 종단 인터럽트 요청 신호와 연속적으로 수행되는 인터럽트 요청신호의 웨이브형태를 도시한 도면이다.FIG. 4 is a diagram illustrating a wave form of an interrupt request signal that is continuously performed with the termination interrupt request signal of FIG. 3.

Claims (5)

연결된 복수 개의 타겟 장치들로부터 생성되는 복수 개의 인터럽트 요청 신호들을 지원하는 컴퓨터 시스템의 버스에 대한 로직 게이트웨이 회로로서,A logic gateway circuit for a bus of a computer system that supports a plurality of interrupt request signals generated from a plurality of connected target devices, 복수 개의 입력단과 인터럽트 요청 신호 출력단을 구비하는 출력OR게이트; 및An output OR gate having a plurality of inputs and an interrupt request signal output; And 상기 출력OR게이트의 상기 인터럽트 요청 신호 출력단과 타겟 장치들 사이를 각각 연결하는 복수 개의 게이트웨이 회로들을 포함하고,A plurality of gateway circuits respectively connecting between the interrupt request signal output terminal of the output OR gate and target devices; 상기 각 게이트웨이 회로는,Each of the gateway circuits, 상기 타겟 장치들에 의하여 생성된 상기 인터럽트 요청 신호를 수신하기 위하여 상기 타겟 장치들의 하나와 전기적으로 연결되는 인터럽트 요청 신호 입력단을 구비하고, An interrupt request signal input terminal electrically connected to one of the target devices to receive the interrupt request signal generated by the target devices, 상기 타겟 장치의 상기 인터럽트 요청 신호가 상기 게이트웨이 회로를 통하여 상기 출력 OR게이트로 전송되거나 또는 상기 게이트웨이 회로에서 상기 인터럽트 요청 신호를 선택적으로 대기열에 배열되도록 하기 위하여 상기 출력OR게이트의 상기 인터럽트 요청 신호 출력단의 신호 상태와 상기 타겟 장치의 인터럽트 요청 신호의 신호 상태에 따라 게이트웨이 신호를 생성하는 것을 특징으로 하는 로직 게이트웨이 회로.The interrupt request signal output terminal of the output OR gate to cause the interrupt request signal of the target device to be transmitted to the output OR gate through the gateway circuit or to selectively queue the interrupt request signal in the gateway circuit. And generating a gateway signal according to a signal state and a signal state of an interrupt request signal of the target device. 제 1항에 있어서, 상기 게이트웨이 회로는,The method of claim 1, wherein the gateway circuit, 입력단과 출력단을 구비하는 인버터를 더 포함하고,Further comprising an inverter having an input stage and an output stage, 상기 입력단은 상기 출력OR게이트의 상기 인터럽트 요청 신호 출력단과 연결되고, 상기 출력단은 상기 게이트웨이 회로와 연결되는 것을 특징으로 하는 로직 게이트웨이 회로.And the input terminal is connected to the interrupt request signal output terminal of the output OR gate and the output terminal is connected to the gateway circuit. 제 2항에 있어서, 상기 게이트웨이 회로는,The method of claim 2, wherein the gateway circuit, 상기 인터럽트 요청 신호 입력단으로 기능하는 입력단, 게이트웨이 신호 입력단 및 출력단을 포함하고, 상기 인터럽트 요청 신호 입력단은 상기 타겟 장치로부터 상기 인터럽트 요청 신호를 수신하기 위하여 연관된 타겟 장치와 연결되며, 상기 출력단은 상기 출력OR게이트의 입력단과 연결되는 AND게이트; 및And an input terminal serving as the interrupt request signal input terminal, a gateway signal input terminal, and an output terminal, wherein the interrupt request signal input terminal is connected with an associated target device to receive the interrupt request signal from the target device, and the output terminal is the output OR. An AND gate connected to an input terminal of the gate; And 첫번째 입력단, 두번째 입력단 및 출력단을 포함하고, 상기 첫번째 입력단은 상기 AND게이트의 출력단과 연결되고, 상기 두번째 입력단은 상기 인버터의 출력단과 연결되며, 상기 출력단은 상기 AND게이트의 게이트웨이 신호 입력단과 연결되고, 상기 AND게이트 출력단과 상기 출력OR게이트의 상기 인터럽트 요청 신호 출력단의 상태에 기초하여 상기 AND게이트의 게이트웨이 신호 입력단에 게이트웨이 신호를 생성하는 OR게이트를 포함하는 것을 특징으로 하는 로직 게이트웨이 회로.A first input terminal, a second input terminal, and an output terminal, wherein the first input terminal is connected to an output terminal of the AND gate, the second input terminal is connected to an output terminal of the inverter, and the output terminal is connected to a gateway signal input terminal of the AND gate, And an OR gate for generating a gateway signal at a gateway signal input terminal of the AND gate based on a state of the AND gate output terminal and the interrupt request signal output terminal of the output OR gate. 제 3항에 있어서, 상기 게이트웨이 회로의 상기 AND게이트는,The method of claim 3, wherein the AND gate of the gateway circuit, 리셋 신호와 연결되는 리셋 입력단을 더 포함하는 것을 특징으로 하는 로직 게이트웨이 회로.And a reset input stage coupled to the reset signal. 제 1항에 있어서, 상기 버스는,The method of claim 1, wherein the bus, ISA(Industry Standard Architecture)버스인 것을 특징으로 하는 로직 게이트웨이 회로.Logic gateway circuit, characterized in that the ISA (Industry Standard Architecture) bus.
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KR20050011146A (en) * 2003-07-22 2005-01-29 삼성전자주식회사 Interupt processing circuit of computer system
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