KR20040098159A

KR20040098159A - 복수의 승압 전압 분배 회로들을 가지는 반도체 메모리장치의 승압 전압 레벨 검출 회로

Info

Publication number: KR20040098159A
Application number: KR1020030030369A
Authority: KR
Inventors: 전병관
Original assignee: 삼성전자주식회사
Priority date: 2003-05-13
Filing date: 2003-05-13
Publication date: 2004-11-20

Abstract

복수의 승압 전압 분배 회로들을 가지는 반도체 메모리 장치의 승압 전압 레벨 검출 회로가 개시된다. 본 발명에 의한 반도체 메모리 장치의 승압 전압 레벨 검출 회로는, 기준 전압 분배 회로, 제1 승압 전압 분배 회로, 제2 승압 전압 분배 회로, 제1 차동 증폭기, 제2 차동 증폭기, 제1 출력 회로, 및 제2 출력 회로를 구비하는 것을 특징으로 한다. 기준 전압 분배 회로는 소정의 기준 전압을 분배하고 그 분배 전압을 제1 노드에 출력한다. 제1 승압 전압 분배 회로는 스탠바이 모드에서 승압 전압을 분배하고 그 분배 전압을 제2 노드에 출력한다. 제2 승압 전압 분배 회로는 액티브 모드에서 승압 전압을 분배하고 그 분배 전압을 제3 노드에 출력한다. 제1 차동 증폭기는 제1 노드의 전압과 제2 노드의 전압을 비교하고 그 차이를 증폭한 제1 신호를 제4 노드에 출력한다. 제2 차동 증폭기는 제1 노드의 전압과 제3 노드의 전압을 비교하고 그 차이를 증폭한 제2 신호를 제5 노드에 출력한다. 제1 출력 회로는 스탠바이 모드에서 소정의 제1 인에이블 신호에 응답하여 제1 신호를 제1 레벨 검출 신호로서 출력한다. 제2 출력 회로는 액티브 모드에서 소정의 제2 인에이블 신호에 응답하여 제2 신호를 제2 레벨 검출 신호로서 출력한다. 본 발명에 의한 반도체 메모리 장치의 승압 전압 레벨 검출 회로는 모드 전환시 승압 전압 레벨 검출 시간을 단축시킬 수 있는 장점이 있다.

Description

복수의 승압 전압 분배 회로들을 가지는 반도체 메모리 장치의 승압 전압 레벨 검출 회로{The VPP level detecting circuits of a semiconductor memory device with a plurality of VPP dividing circuits}

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 복수의 승압 전압 분배 회로들을 가지는 반도체 메모리 장치의 승압 전압 레벨 검출 회로에 관한 것이다.

일반적으로, 반도체 메모리 장치의 승압 전압 발생 회로는 메모리 셀 어레이의 워드 라인(word line)과 같이 승압 전압(VPP)을 필요로 하는 회로에 사용된다. 상기 메모리 셀 어레이의 저장셀들 각각은 한 개의 셀 트랜지스터와 한 개의 셀 캐패시터에 의해서 구현되고, 상기 셀 캐패시터에 데이터가 저장된다.

상기 셀 캐패시터의 데이터를 리드(read)한 후 상기 셀 캐패시터의 데이터를 보존하기 위해, 상기 승압 전압(VPP)은 상기 셀 캐패시터에 데이터가 다시 충전될 때까지 VCCA + Vth 이상의 전압 레벨로 유지되어야 한다. 여기에서, VCCA는 상기 메모리 셀 어레이용 내부 전압이고, Vth는 상기 셀 트랜지스터의 문턱전압(threshold voltage)이다. 따라서, 승압 전압 발생 회로는 도 1에 도시된 것과 같이, 승압 전압의 레벨을 검출하는 전압 레벨 검출 회로를 구비한다.

도 1은 일반적인 승압 전압 발생 회로를 나타내는 블록도이다. 도 1에서, 승압 전압 발생 회로(1)는 전압 레벨 검출 회로(10), 오실레이터(20), 및 펌프 회로(30)를 구비한다. 상기 전압 레벨 검출 회로(10)는 상기 승압 전압(VPP)을 소정의 기준 전압(VREF)에 비교하고, 그 비교 결과로서 레벨 검출 신호(VDET)를 출력한다. 상기 오실레이터(20)는 상기 레벨 검출 신호(VDET)에 응답하여, 상기 펌프 회로(30)의 동작을 제어하는 소정의 제어 신호(VOSC)를 출력한다. 상기 펌프 회로(30)는 상기 제어 신호(VOSC)에 응답하여, 상기 승압 전압(VPP)의 전압 레벨을 높이거나 또는 낮춘다. 이를 좀 더 상세히 설명하면, 상기 승압 전압(VPP)의 레벨이 원하는 전압 레벨보다 낮을 때, 상기 펌프 회로(30)가 상기 승압 전압(VPP)의 레벨을 높이고, 상기 승압 전압(VPP)의 레벨이 원하는 전압 레벨에 도달될 때 상기 펌프 회로(30)는 동작을 정지한다.

도 2는 종래의 반도체 메모리 장치의 승압 전압 레벨 검출 회로를 나타내는 도면이다. 도 2와 같이, 승압 전압 레벨 검출 회로(10)는 기준 전압 분배회로(11), 승압 전압 분배 회로(12), 제1 차동 증폭기(15), 제1 출력 회로(16), 제2 차동 증폭기(17), 및 제2 출력 회로(18)를 구비한다. 상기 승압 전압 분배 회로(12)는 제1 분배 회로(13) 및 제2 분배 회로(14)를 구비한다. 상기 제1 분배 회로(13)와 상기 제2 분배 회로(14)는 상호 병렬 연결된다.

스탠바이 모드(Stand by mode)에서, 상기 제1 차동 증폭기(15)는 상기 제1 노드(NODE1)의 전압과 제2 노드(NODE2)의 전압을 비교하고, 그 차이를 증폭한 신호(VOUT1)를 제3 노드(NODE3)로 출력한다. 여기에서, 상기 제1 노드(NODE1)의 전압은 소정의 기준 전압(VREF)을 상기 기준 전압 분배 회로(11)의 저항들(R1∼R4)에 대하여 분배한 것이다. 또, 상기 제2 노드(NODE2)의 전압은 승압전압(VPP)을 상기 제1 분배 회로(13)의 저항들(R5∼R8)에 대하여 분배한 것이다. 이 때, 상기 제2 분배 회로(14)는 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N5)가 턴 오프 상태이므로 상기 제1 노드(NODE1)의 전압에 영향을 미치지 않는다.

상기 제1 출력 회로(16)는 스탠바이 모드에서 인에이블 되는 제1 인에이블 신호(EN1)에 응답하여 상기 신호(VOUT1)를 레벨 검출 신호(VPPS)로서 출력한다.

이 후, 액티브 모드(Active mode)로 전환되면, 상기 제2 차동 증폭기(17)가 상기 제1 노드(NODE1)의 전압과 상기 제2 노드(NODE2)의 전압을 비교하고, 그 차이를 증폭한 신호(VOUT2)를 제4 노드(NODE4)로 출력한다.

여기에서, 상기 제1 노드(NODE1)의 전압은 소정의 기준 전압(VREF)을 상기 기준 전압 분배 회로(11)의 저항들(R1∼R3)에 대하여 분배한 것이다. 액티브 모드일 때, 상기 기준 전압 분배 회로(11)의 저항(R4) 양단에 병렬 연결된 스위치(SW)가 턴 온되므로, 상기 저항(R4)은 상기 제1 노드(NODE1)의 전압에 영향을 미치지 않는다. 상기 제2 노드(NODE2)의 전압은 승압전압(VPP)을 상기 제1 분배 회로(13)의 저항들(R5∼R8)과 상기 제2 분배 회로(14)의 저항들(R9∼R12)에 대하여 분배한 것이다. 이 때, 상기 제2 분배 회로(14)의 PMOS 트랜지스터(P5)와 NMOS 트랜지스터(N5)는 액티브 모드에서 인에이블 되는 소정의 제어신호(ACTB, ACT)에 응답하여 턴 온된다.

상기 제2 출력 회로(18)는 액티브 모드에서 인에이블 되는 제2 인에이블 신호(EN2)에 응답하여 상기 신호(VOUT2)를 레벨 검출 신호(VPPA)로서 출력한다.

상술한 종래의 승압 전압 레벨 검출 회로(10)에서는 상기 제1 분배 회로(13)와 상기 제2 분배 회로(14)가 병렬 연결된 단일의 승압 전압 분배회로(12)에 의해 스탠바이 모드일 때와 액티브 모드일 때의 승압 전압(VPP)의 레벨이 검출된다.

여기에서, 스탠바이 모드일 때 검출되는 승압 전압(VPP)의 레벨과 액티브 모드일 때 검출되는 승압 전압(VPP)의 레벨은 서로 다르다. 따라서, 스탠바이 모드에서 액티브 모드로 전환될 때, 상기 승압 전압 분배회로(12)에 의해 분배되는 전압은 스탠바이 모드의 분배 전압 레벨에서 액티브 모드의 분배 전압 레벨로 천이(transition) 된다. 상기와 같이 모드 전환에 의해 상기 승압 전압 분배회로(12)에 의해 분배되는 전압의 레벨이 천이 되는 동안 소정의 지연 시간이 발생된다. 그 결과, 액티브 모드로 전환될 때, 승압 전압(VPP)의 레벨 검출 시간이 길어지게 되므로, 승압 전압 발생 회로(도 1의 1참고)가 신속하게 대응할 수 없는 문제점이 있었다.

본 발명이 이루고자하는 기술적 과제는, 상호 분리된 복수의 승압 전압 분배 회로들을 이용하여 모드 전환시 승압 전압 레벨 검출 시간을 단축시키는 복수의 승압 전압 분배 회로들을 가지는 반도체 메모리 장치의 승압 전압 레벨 검출 회로를 제공하는데 있다.

도 1은 일반적인 승압 전압 발생 회로를 나타내는 블록도이다.

도 2는 종래의 반도체 메모리 장치의 승압 전압 레벨 검출 회로를 나타내는 도면이다.

도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 승압 전압 레벨 검출 회로를 나타내는 도면이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 복수의 승압 전압 분배 회로들을 가지는 반도체 메모리 장치의 승압 전압 레벨 검출 회로는, 기준 전압 분배 회로, 제1 승압 전압 분배 회로, 제2 승압 전압 분배 회로, 제1 차동 증폭기, 제2 차동 증폭기, 제1 출력 회로, 및 제2 출력 회로를 구비하는 것을 특징으로 한다. 기준 전압 분배 회로는 소정의 기준 전압을 분배하고 그 분배 전압을 제1 노드에 출력한다. 제1 승압 전압 분배 회로는 스탠바이 모드에서 승압 전압을 분배하고 그 분배 전압을 제2 노드에 출력한다. 제2 승압 전압 분배 회로는 액티브 모드에서 승압 전압을 분배하고 그 분배 전압을 제3 노드에 출력한다. 제1 차동 증폭기는 제1 노드의 전압과 제2 노드의 전압을 비교하고 그 차이를 증폭한 제1 신호를 제4 노드에 출력한다. 제2 차동 증폭기는 제1 노드의 전압과 제3 노드의 전압을 비교하고 그 차이를 증폭한 제2 신호를 제5 노드에 출력한다. 제1 출력 회로는 스탠바이 모드에서 소정의 제1 인에이블 신호에 응답하여 제1 신호를 제1 레벨 검출 신호로서 출력한다. 제2 출력 회로는 액티브 모드에서 소정의 제2 인에이블 신호에 응답하여 제2 신호를 제2 레벨 검출 신호로서 출력한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 3과 같이, 승압 전압 레벨 검출 회로(100)는 기준 전압 분배 회로(110), 제1 승압 전압 분배 회로(120), 제1 차동 증폭기(130), 제1 출력 회로(140), 제2 승압 전압 분배 회로(150), 제2 차동 증폭기(160), 및 제2 출력 회로(170)를 구비한다.

상기 기준 전압 분배 회로(110)는 복수의 저항들(R21∼R24)과 스위치(SW)로 구현된다. 상기 복수의 저항들(R21∼R24)은 직렬 연결되고, 상기 스위치(SW)는 모드 상태에 따라 온/오프되어 제1 노드(N1)의 전압 레벨을 변화시키도록 상기 저항(R24)의 양단에 병렬로 연결된다.

상기 제1 승압 전압 분배 회로(120)는 직렬 연결된 복수의 저항들(R25∼R28)로 구현되고, 상기 제1 차동 증폭기(130)는 두 개의 PMOS 트랜지스터들(P11, P12)과 두 개의 NMOS 트랜지스터들(N11, N12)로 구성되는 전류 미러(Current Mirror)로 구현된다.

상기 제1 차동 증폭기(130)는 스탠바이 모드에서 상기 제1 노드(N1)의 전압과 제2 노드(N2)의 전압을 비교하고, 그 차이를 증폭한 신호(VOUT1)를 제4 노드(N4)에 출력한다. 상기 제1 출력 회로(140)는 스탠바이 모드에서 인에이블 되는 제1 인에이블 신호(EN1)에 응답하여 상기 신호(VOUT1)를 레벨 검출 신호(VPPS)로서 출력한다.

상기 제2 승압 전압 분배 회로(150)는 제1 분배 회로(151)와 제2 분배 회로(152)를 포함한다. 상기 제1 분배 회로(151)는 직렬 연결된 복수의 저항들(R29∼R32)을 포함하고, 상기 제2 분배 회로(152)는 직렬 연결된 복수의 저항들(R33∼R36), PMOS 트랜지스터(P15), 및 NMOS 트랜지스터(N15)를 포함한다.

상기 PMOS 트랜지스터(P15)의 소스는 승압 전압(VPP)에 연결되고, 드레인은 상기 저항(R33)에 연결되며, 게이트에는 소정의 제어 신호(ACTB)가 입력된다. 상기 NMOS 트랜지스터(N15)의 드레인은 상기 저항(R36)에 연결되고, 소스는 그라운드 전압(VSS)에 연결되며, 게이트에는 소정의 제어 신호(ACT)가 입력된다.

상기 제어 신호들(ACTB, ACT)은 액티브 모드에서 인에이블 되고, 상기 PMOS 트랜지스터(P15)와 상기 NMOS 트랜지스터(N15)는 상기 제어 신호들(ACTB, ACT)에 응답하여 턴 온 또는 턴 오프된다.

상기 제2 차동 증폭기(160)는 액티브 모드에서 상기 제1 노드(N1)의 전압과 제3 노드(N3)의 전압을 비교하고, 그 차이를 증폭한 신호(VOUT2)를 제5 노드(N5)에 출력한다. 상기 제2 출력 회로(170)는 액티브 모드에서 인에이블 되는 제2 인에이블 신호(EN2)에 응답하여 상기 신호(VOUT2)를 레벨 검출 신호(VPPS)로서 출력한다.

여기에서, 상기 제1 차동 증폭기(130)와 상기 제2 차동 증폭기(160)는 각각 두 개의 PMOS 트랜지스터들(P11 및 P12, P13 및 P14)과 두 개의 NMOS 트랜지스터들(N11 및 N12, N13 및 N14)로 구성되는 전류 미러(Current Mirror)로 구현된다.

상기와 같이 구성된 승압 전압 레벨 검출 회로(100)의 동작을 살펴보면 다음과 같다.

먼저, 스탠바이 모드에서 기준 전압 분배 회로(110)의 스위치(SW)가 턴 오프되고, 상기 기준 전압 분배 회로(110)는 소정의 기준 전압(VREF)을 저항들(R21∼R24)에 대하여 분배하고 그 분배된 전압을 제1 노드(N1)에 출력한다.

또, 제1 승압 전압 분배 회로(120)는 승압 전압(VPP)을 저항들(R25∼R28)에 대하여 분배하고 그 분배된 전압을 제2 노드(N2)에 출력한다.

제1 차동 증폭기(130)는 상기 제1 노드(N1)의 전압과 상기 제2 노드(N2)의 전압을 비교하고, 그 차이를 증폭한 신호(VOUT1)를 제4 노드(N4)에 출력한다. 제1 출력 회로(140)는 스탠바이 모드에서 인에이블 되는 제1 인에이블 신호(EN1)에 응답하여 상기 신호(VOUT1)를 레벨 검출 신호(VPPS)로서 출력한다.

한편, 스탠바이 모드에서 제2 인에이블 신호(EN2)가 디세이블 상태이므로, 제2 출력 회로(170)는 레벨 검출 신호(VPPA)를 출력하지 않는다. 결국, 스탠바이 모드에서 상기 기준 전압 분배회로(110), 상기 제1 승압 전압 분배 회로(120), 상기 제1 차동 증폭기(130), 및 상기 제1 출력 회로(140)에 의해 승압 전압(VPP) 레벨이 검출된다.

다음으로, 액티브 모드로 전환될 때, 상기 스위치(SW)가 턴 온되고, 상기 기준 전압 분배 회로(110)는 소정의 기준 전압(VREF)을 저항들(R21∼R23)에 대하여 분배하고 그 분배된 전압을 제1 노드(N1)에 출력한다.

제2 승압 전압 분배 회로(150)의 제1 분배 회로(151)는 승압 전압(VPP)을 저항들(R29∼R32)에 대하여 분배하고 그 분배된 전압을 제3 노드(N3)에 출력한다.

또, 상기 제2 승압 전압 분배 회로(150)에서 제2 분배 회로(152)의 PMOS 트랜지스터(P15)와 NMOS 트랜지스터(N15)는 액티브 모드에서 소정의 제어 신호들(ACTB, ACT)이 인에이블 될 때, 턴 온된다. 그 결과, 상기 제2 분배 회로(152)는 승압 전압(VPP)을 저항들(R33∼R36)에 대하여 분배하고 그 분배된 전압을 상기 제3 노드(N3)에 출력한다. 이 때, 상기 제3 노드(N3)의 전압 레벨은 상기 제1 분배 회로(151)에 의해 분배된 전압 레벨에서 상기 제1 및 상기 제2 분배 회로(151, 152)에 의해 분배된 전압 레벨로 천이 된다.

제2 차동 증폭기(160)는 상기 제1 노드(N1)의 전압과 상기 제3 노드(N3)의 전압을 비교하고, 그 차이를 증폭한 신호(VOUT2)를 제5 노드(N5)에 출력한다. 제2 출력 회로(170)는 액티브 모드에서 인에이블 되는 제2 인에이블 신호(EN2)에 응답하여 상기 신호(VOUT2)를 레벨 검출 신호(VPPA)로서 출력한다.

한편, 액티브 모드에서 상기 제1 인에이블 신호(EN1)가 디세이블 상태이므로, 상기 제1 출력 회로(140)는 레벨 검출 신호(VPPS)를 출력하지 않는다. 결국, 액티브 모드에서 상기 기준 전압 분배회로(110), 상기 제2 승압 전압 분배 회로(150), 상기 제2 차동 증폭기(160), 및 상기 제2 출력 회로(170)에 의해 승압전압(VPP) 레벨이 검출된다.

여기에서, 상기 제2 승압 전압 분배 회로(150)의 상기 제1 분배 회로(151)는 스탠바이 모드와 액티브 모드 모두에서 동작하여, 상기 제3 노드(N3)의 전압 레벨을 액티브 모드일 때 승압 전압(VPP)에 대한 분배 전압 레벨에 근접하도록 항상 유지시킨다. 그 결과, 스탠바이 모드에서 액티브 모드로 전환될 때, 상기 제3 노드(N3)의 전압 레벨이 액티브 모드의 승압 전압(VPP)에 대한 분배 전압 레벨로 천이 하는데 걸리는 시간이 단축되어, 승압 전압 레벨 검출 회로(100)의 승압 전압(VPP) 레벨 검출 시간이 단축된다.

상기와 같이, 본 발명에 의한 승압 전압 레벨 검출 회로(100)는 각 모드별로 동작하는 상호 분리된 복수의 승압 전압 분배 회로들(120, 150)을 구비하여, 모드 변환시 상호 모드들에 대한 전압 레벨로의 천이 동작에 따른 승압 전압 레벨 검출 지연 시간을 단축시킬 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상기한 것과 같이, 본 발명의 반도체 메모리 장치의 승압 전압 레벨 검출 회로에 의하면, 상호 분리된 복수의 승압 전압 분배 회로들을 이용하여 모드 전환시 승압 전압 레벨 검출 시간을 단축시킬 수 있는 효과가 있다.

Claims

소정의 기준 전압을 분배하고 그 분배 전압을 제1 노드에 출력하는 기준 전압 분배 회로;

스탠바이 모드에서 승압 전압을 분배하고 그 분배 전압을 제2 노드에 출력하는 제1 승압 전압 분배 회로;

액티브 모드에서 상기 승압 전압을 분배하고 그 분배 전압을 제3 노드에 출력하는 제2 승압 전압 분배 회로;

상기 제1 노드의 전압과 상기 제2 노드의 전압을 비교하고 그 차이를 증폭한 제1 신호를 제4 노드에 출력하는 제1 차동 증폭기;

상기 제1 노드의 전압과 상기 제3 노드의 전압을 비교하고 그 차이를 증폭한 제2 신호를 제5 노드에 출력하는 제2 차동 증폭기;

상기 스탠바이 모드에서 소정의 제1 인에이블 신호에 응답하여 상기 제1 신호를 제1 레벨 검출 신호로서 출력하는 제1 출력 회로; 및

상기 액티브 모드에서 소정의 제2 인에이블 신호에 응답하여 상기 제2 신호를 제2 레벨 검출 신호로서 출력하는 제2 출력 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 레벨 검출 회로.
제1항에 있어서, 상기 제2 승압 전압 분배 회로는,

상기 스탠바이 모드와 상기 액티브 모드 모두에서 동작하고, 상기 제3 노드의 전압 레벨을 제1 소정 전압 레벨로 유지시키는 제1 분배 회로; 및

상기 액티브 모드에서 인에이블 되는 소정의 제어 신호에 응답하여 동작하고, 상기 제3 노드의 전압 레벨을 제2 소정 전압 레벨로 천이시키는 제2 분배 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 레벨 검출 회로.
제2항에 있어서,

상기 제1 분배 회로와 상기 제2 분배 회로는 병렬 연결되고,

상기 제1 분배 회로는 직렬 연결되는 복수의 제1 분배 저항들을 포함하고,

상기 제2 분배 회로는,

직렬 연결되는 복수의 제2 분배 저항들;

소스가 상기 승압 전압에 연결되고, 드레인이 상기 제2 분배 저항들에 연결되며, 게이트에 상기 제어 신호가 입력되는 PMOS 트랜지스터; 및

드레인이 상기 제2 분배 저항들에 연결되고, 소스가 그라운드 전압에 연결되며, 게이트에 상기 제어 신호가 입력되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 승압 전압 레벨 검출 회로.