KR20040097170A - Transfer ㎩lette for FPC board and method for mounting semiconductor chip on FPC board - Google Patents

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KR20040097170A KR10-2004-7014427A KR20047014427A KR20040097170A KR 20040097170 A KR20040097170 A KR 20040097170A KR 20047014427 A KR20047014427 A KR 20047014427A KR 20040097170 A KR20040097170 A KR 20040097170A
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Abstract

FPC 기판용의 반송 팔레트는 비신축성의 지지체와 실리콘 엘라스토머를 포함한다. 온도 20℃에서 실리콘 엘라스토머를 주파수 10㎐로 진동시켜 동적 점탄성(dynamic viscoelasticity) 측정법에 의해 측정하였을 때 실리콘 엘라스토머의 전단 탄성률(G') 의 범위는, 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하이다. 실리콘 엘라스토머는 지지체 상에 적층된다.The conveyance pallet for an FPC board | substrate contains a non-stretchable support body and a silicone elastomer. When the silicone elastomer was vibrated at a frequency of 10 Hz at a temperature of 20 ° C. and measured by dynamic viscoelasticity measuring method, the shear elastic modulus (G ′) of the silicone elastomer was 5.0 × 10 5 Pa or more and 5.0 × 10 6 Pa or less to be. The silicone elastomer is laminated on the support.

Description

FPC 기판용 반송 팔레트 및 FPC 기판으로의 반도체 칩 실장 방법{Transfer ㎩lette for FPC board and method for mounting semiconductor chip on FPC board}Transfer chip for FPC board and method for mounting semiconductor chip on FPC board}

FPC 기판(Flexible Printed Circuit 기판)은 두께가 얇고, 유연성이 풍부하다. 이 때문에, FPC 기판은 최근 소형 전자기기의 회로를 구성하는 기재로서 중심적인 역할을 수행하고 있다. 그렇지만, FPC 기판은 강도, 평탄도, 열수축성 등의 특성 때문에, 반도체 칩의 실장에 대해서는 종이 페놀 기판이나 유리 에폭시 기판과 마찬가지로 취급할 수가 없다. 이 때문에, 스테인리스강 소재 등으로 제조된 반송 팔레트 상에, FPC 기판을 위치결정하여 접착 테이프로 붙이고, 스테인리스강 소재를 보강판으로서 사용하는 것에 의해 반도체 칩을 실장하는 방법이 채용되어 있다. 또한, 일본 특개평9-237995 호 공보에는 점착제로 FPC 기판을 반송 팔레트 상에 가고정(假固定)하는 것이 개시되어 있다.FPC boards (Flexible® Printed® Circuit boards) are thin and flexible. For this reason, the FPC board has played a central role as a substrate constituting a circuit of a small electronic device in recent years. However, FPC substrates cannot be handled in the same way as paper phenol substrates and glass epoxy substrates for mounting semiconductor chips due to characteristics such as strength, flatness, heat shrinkability, and the like. For this reason, the method of mounting a semiconductor chip is employ | adopted by positioning an FPC board | substrate on a conveyance pallet made of stainless steel materials, etc., and attaching it with an adhesive tape, and using a stainless steel material as a reinforcement board. In addition, Japanese Patent Laid-Open No. 9-237995 discloses temporarily fixing an FPC substrate on a conveyance pallet with an adhesive.

FPC 기판을 반송 팔레트에 위치결정하여 접착 테이프로 붙이는 작업은 수작업으로서, 그 작업이 실장할 때마다 반복된다. 이 때문에, 작업 효율이 나쁘다.또한, 접착 테이프를 벗겨낸 후에 남겨지는 점착제가 품질상 바람직하지 않다. 게다가 접착 테이프는 일회용이고, 또한 사용 후에 팔레트 본체로부터 벗겨 폐기하기 때문에, 경제적 및 환경적으로도 바람직하지 않다.The operation of positioning the FPC substrate on the conveyance pallet and attaching it with an adhesive tape is manual and is repeated every time the operation is mounted. For this reason, work efficiency is bad. Moreover, the adhesive left after peeling off an adhesive tape is not preferable on quality. Moreover, since the adhesive tape is disposable and peeled off from the pallet body after use, it is economically and environmentally undesirable.

여기에서, 테이프의 부착 및 벗겨냄 작업을 간략화하기 위해서, 사용할 때마다 벗겨낼 필요 없이 몇 번이라도 이용할 수 있는 양면 테이프를 이용하는 방법이 생각될 수 있다.Here, in order to simplify the attaching and peeling off of the tape, a method of using a double-sided tape that can be used any number of times without having to peel off each time can be considered.

그렇지만, 양면 테이프의 점착력은, 사용 회수가 증가함에 따라서 급격하게 저하한다. 또한, 양면 테이프 그 자체도 반도체 칩의 실장시에 가해지는 열에 의해 열화되기 때문에, 양면 테이프를 재이용할 수 있는 회수는 한정되어 버리고, 테이프의 부착 및 벗겨냄 작업의 횟수를 상당히 줄일 수가 없다. 게다가 양면 테이프를 사용해도 FPC 기판에 접착제가 남겨진다. 그 때문에, FPC 기판의 품질이 저하한다.However, the adhesive force of the double-sided tape drops rapidly as the number of times of use increases. In addition, since the double-sided tape itself is also deteriorated by the heat applied when the semiconductor chip is mounted, the number of times that the double-sided tape can be reused is limited, and the number of tape attaching and peeling operations cannot be significantly reduced. In addition, the use of double-sided tape leaves adhesive on the FPC board. Therefore, the quality of an FPC board | substrate falls.

본 발명은, FPC 기판에 반도체 칩을 실장(實裝)할 때에 사용하는 FPC 기판용 반송 팔레트 및 FPC 기판으로의 반도체 칩 실장 방법에 관한 것이다.TECHNICAL FIELD This invention relates to the conveyance pallet for FPC board | substrates used for mounting a semiconductor chip in an FPC board | substrate, and the semiconductor chip mounting method to an FPC board | substrate.

도 1a는 본 실시형태의 제1 실시형태에 있어서의 반송 팔레트의 평면도이다.1: A is a top view of the conveyance pallet in 1st Embodiment of this embodiment.

도 1b는 도 1a의 1b - 1b 선을 따른 단면도이다.FIG. 1B is a cross-sectional view taken along the line 1b-1b of FIG. 1A.

도 2는 도 1b의 반송 팔레트의 작용을 나타내는 단면도이다.FIG. 2 is a cross-sectional view showing the action of the conveyance pallet of FIG. 1B. FIG.

도 3a는 제2 실시형태에 있어서의 반송 팔레트의 평면도이다.It is a top view of the conveyance pallet in 2nd Embodiment.

도 3b는 도 3a의 3b - 3b 선을 따른 단면도이다.FIG. 3B is a cross-sectional view along the 3b-3b line of FIG. 3A.

도 4는 도 3b의 반송 팔레트의 작용을 나타내는 단면도이다.4 is a cross-sectional view showing the action of the conveyance pallet of FIG. 3B.

도 5는 제3 실시형태에 있어서의 반송 팔레트의 사시도이다.It is a perspective view of the conveyance pallet in 3rd Embodiment.

도 6은 도 5의 6 - 6 선을 따른 단면도이다.FIG. 6 is a cross-sectional view taken along line 6-6 of FIG. 5.

도 7은 도 5의 실시형태의 변경예에 있어서의 반송 팔레트의 단면도이다.FIG. 7 is a sectional view of a conveyance pallet in a modification of the embodiment of FIG. 5. FIG.

도 8은 다른 실시형태에 있어서의 반송 팔레트의 부분 단면도이다.8 is a partial cross-sectional view of a conveyance pallet in another embodiment.

도 9는 다른 실시형태에 있어서의 반송 팔레트의 부분 단면도이다.9 is a partial cross-sectional view of a conveyance pallet in another embodiment.

본 발명의 목적은, 작업효율이 좋고, 경제적이고, 또한 환경적으로 바람직한 FPC 기판용 반송 팔레트 및 FPC 기판으로의 반도체 칩 실장 방법을 제공하는 것에 있다.An object of the present invention is to provide a conveyance pallet for an FPC substrate and a semiconductor chip mounting method on an FPC substrate, which have good work efficiency, and are economically and environmentally preferable.

상기 목적을 달성하기 위해서, 본 발명은 청구항 1에 따른다.In order to achieve the above object, the present invention is in accordance with claim 1.

(발명을 실시하기 위한 최선의 형태)(The best mode for carrying out the invention)

이하, 본 발명을 구체화한 제1 실시형태를 도 1a, 도 1b 및 도 2에 근거해 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, 1st Embodiment which actualized this invention is described based on FIG. 1A, FIG. 1B, and FIG.

도 1b에 도시된 바와 같이, 반송 팔레트(11)는, 보강판으로서의 비신축성 지지체(12)와 실리콘 엘라스토머층(13; silicone elastomer layer)을 구비한다. 본 실시형태에서는, 지지체(12)는 알루미늄 판이다.As shown in FIG. 1B, the conveying pallet 11 includes a non-elastic support 12 as a reinforcing plate and a silicone elastomer layer 13. In this embodiment, the support body 12 is an aluminum plate.

도 1a 및 도 1b에 도시된 바와 같이, 반송 팔레트(11)에는, 실장(實裝)장치의 재치부(31; 載置部)(도 2 참조)에 대한 위치결정을 위한 2개의 제1 구멍(14)과 사각형상의 FPC 기판(15)(도 1a에 이점쇄선으로 도시)에 대한 위치결정용의 복수의 제2 구멍(16)이 형성되어 있다. 각 제1 구멍(14)은, 반송 팔레트(11)의 길이방향양단부에 각각 형성되고, 또한 지지체(12) 및 실리콘 엘라스토머층(13)을 관통한다. 각 제2 구멍(16)은, 지지체(12) 및 실리콘 엘라스토머층(13)을 관통한다. 본 실시형태에서는, 반송 팔레트(11)의 면적은, 예를 들어 FPC 기판(15)을 6장 밀착 가능한 넓이이다. 복수의 제2 구멍(16) 중 한 쌍이, 한 장의 FPC 기판(15)의 하나의 대각선 상의 2개의 모서리부에 대응한다.As shown in FIG. 1A and FIG. 1B, the conveyance pallet 11 has two 1st holes for positioning with respect to the mounting part 31 (refer FIG. 2) of a mounting apparatus. A plurality of second holes 16 for positioning with respect to the 14 and the rectangular FPC substrate 15 (shown by double-dotted lines in Fig. 1A) are formed. Each 1st hole 14 is formed in the longitudinal direction both ends of the conveyance pallet 11, and penetrates the support body 12 and the silicone elastomer layer 13, respectively. Each second hole 16 penetrates through the support 12 and the silicon elastomer layer 13. In this embodiment, the area of the conveyance pallet 11 is the area which can adhere 6 sheets of FPC board | substrates 15, for example. One pair of the plurality of second holes 16 corresponds to two corner portions on one diagonal line of one sheet of FPC substrate 15.

실리콘 엘라스토머층(13)을 구성하는 실리콘 엘라스토머는, 다음의 식에 나타내는 바와 같은 실록산 골격을 가지는 폴리오르가노실록산(polyorganosiloxane)을 가교함으로써 얻을 수 있다.The silicone elastomer constituting the silicone elastomer layer 13 can be obtained by crosslinking a polyorganosiloxane having a siloxane skeleton as shown in the following formula.

실리콘 엘라스토머는, 상기 식 중 모든 R이 메틸기인 폴리디메틸 실록산(polydimethyl siloxane)을 포함하고, 메틸기의 일부가 다른 알킬기, 비닐기, 페닐기, 또는 플루오로알킬기 중의 한 종류 혹은 그 이상과 치환된 각종의 폴리오르가노실록산을 단독 혹은 2종류 이상 혼합한 것이다.Silicone elastomers include polydimethyl siloxane, in which all R are methyl groups, and a part of the methyl group is substituted with one or more of another alkyl group, vinyl group, phenyl group, or fluoroalkyl group. A polyorganosiloxane is used individually or in mixture of 2 or more types.

가교 방법은 특히 한정되는 것은 아니고, 종래로부터 공지의 방법을 적용할 수 있다. 예를 들어, 폴리오르가노실록산의 메틸기 혹은 비닐기를 라디칼 반응으로 가교하는 방법을 들 수 있다. 또한, 실라놀 말단의 폴리오르가노실록산과 가수분해 가능한 관능기를 가지는 실란 화합물과의 축합반응으로 가교하는 방법이나, 비닐기로의 히드로실릴(hydrosilyl)기의 부가반응으로 가교하는 방법 등을 들 수 있다.The crosslinking method is not particularly limited, and a conventionally known method can be applied. For example, the method of bridge | crosslinking the methyl group or vinyl group of polyorganosiloxane by a radical reaction is mentioned. Moreover, the method of crosslinking by condensation reaction of the polyorganosiloxane of a silanol terminal, and the silane compound which has a hydrolysable functional group, the method of crosslinking by addition reaction of the hydrosilyl group to a vinyl group, etc. are mentioned. .

실리콘 엘라스토머층(13)과 지지체(12)와의 사이의 접착은, 일반적으로 실리콘 엘라스토머층과 다른 재료와의 접합법으로서 실시되고 있는 공지의 방법에 준한다. 본 실시형태에서는, 지지체(12)에 적당한 프라이머(primer) 처리를 가한 후, 미가교(uncross-linked)의 실리콘 엘라스토머층(13)을 형성한다. 실리콘 엘라스토머층(13)과 지지체(12)와는 가황(vulcanization) 접착된다.The adhesion between the silicone elastomer layer 13 and the support 12 is generally in accordance with a known method which is carried out as a bonding method between the silicone elastomer layer and other materials. In the present embodiment, an appropriate primer treatment is applied to the support 12 to form an uncross-linked silicone elastomer layer 13. The silicone elastomer layer 13 and the support 12 are vulcanized.

실리콘 엘라스토머층(13)의 전단 탄성률(G')은, 동적 점탄성(dynamic viscoelasticity) 측정법에 의해 측정된다. 구체적으로는, 온도 20℃에서 실리콘 엘라스토머층(13)의 시료편을 주파수 10㎐로 진동시키는 것에 의해 실리콘 엘라스토머층(13)의 전단 탄성률(G')이 구해진다. 실리콘 엘라스토머층(13)의 전단 탄성률(G')의 범위는, 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하이다.The shear modulus G 'of the silicone elastomer layer 13 is measured by a dynamic viscoelasticity measuring method. Specifically, the shear modulus G 'of the silicone elastomer layer 13 is obtained by vibrating the sample piece of the silicone elastomer layer 13 at a frequency of 20 ° C. The range of shear modulus (G ') of the silicone elastomer layer 13 is 5.0 * 10 <5> Pa or more and 5.0 * 10 <6> Pa or less.

상기 전단 탄성률(G')이 5.0 × 105㎩보다 낮으면 실리콘 엘라스토머가 부드럽기 때문에 실리콘 엘라스토머층(13)이 FPC 기판(15)에 지나치게 밀착되어 FPC 기판(15)의 제거가 곤란해진다. 한편, 전단 탄성률(G')이 5.0 × 106㎩보다 높으면 실리콘 엘라스토머가 지나치게 딱딱하기 때문에, 실리콘 엘라스토머층(13)이 FPC 기판(15)에 밀착되기 어렵고, FPC 기판(15)의 위치결정이 곤란해진다. 전단 탄성률(G')이 상기 범위 내가 되도록 실리콘 엘라스토머층(13)을 형성하는 것으로써, 실리콘 엘라스토머층(13)은 FPC 기판(15)에 대해 적절한 경도로 밀착된다. 실리콘 엘라스토머층(13)의 적절한 전단 탄성률(G')은, 폴리오르가노실록산의 종류, 분자량, 보강성 필러(filler) 등과 같은 실리콘 엘라스토머의 조성과 가교도를 적당하게 조정하는 것에 의해서 얻을 수 있다.When the shear modulus G 'is lower than 5.0 × 10 5 Pa, the silicone elastomer is soft, so that the silicone elastomer layer 13 is in close contact with the FPC substrate 15, which makes it difficult to remove the FPC substrate 15. On the other hand, when the shear modulus G 'is higher than 5.0 × 10 6 GPa, the silicone elastomer is too hard, so that the silicone elastomer layer 13 is hardly adhered to the FPC substrate 15, and the positioning of the FPC substrate 15 is difficult. It becomes difficult. By forming the silicon elastomer layer 13 so that the shear modulus G 'is within the above range, the silicon elastomer layer 13 is in close contact with the FPC substrate 15 at an appropriate hardness. Appropriate shear modulus G 'of the silicone elastomer layer 13 can be obtained by appropriately adjusting the composition and crosslinking degree of the silicone elastomer such as polyorganosiloxane type, molecular weight, reinforcing filler, and the like.

FPC 기판(15)으로의 반도체 칩의 실장 공정에서는, 약 200℃에서 240℃, 최근의 무연땜납의 경우는 280℃ 정도까지 온도가 상승할 가능성이 있다. 이 때문에, 실리콘 엘라스토머층(13)의 전단 탄성률(G')의 값은, 이들 온도범위 내에 있어서도, 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하인 것이 바람직하다.In the mounting process of the semiconductor chip to the FPC board | substrate 15, temperature may rise to about 280 degreeC in the case of about 200 degreeC to 240 degreeC and the recent lead-free solder. For this reason, it is preferable that the value of the shear modulus G 'of the silicone elastomer layer 13 is 5.0 * 10 <5> Pa or more and 5.0 * 10 <6> Pa or less also in these temperature ranges.

다음에, 이러한 구성의 반송 팔레트(11)를 사용한 FPC 기판(15)으로의 반도체 칩 실장방법을 설명한다.Next, the semiconductor chip mounting method to the FPC board | substrate 15 using the conveyance pallet 11 of such a structure is demonstrated.

도 2에 도시된 바와 같이, 실장 장치의 재치부(31)에는, 반송 팔레트(11)의 제1 구멍(14)과 대응하도록 오목부(32)가 형성되어 있다. 반송 팔레트(11)의 지지체(12)를 재치부(31)와 서로 마주보게 하여 반송 팔레트(11)를 재치부(31) 상에 배치한다. 다음에, 제1 핀(33)을 제1 구멍(14)에 관통시켜 대응하는 오목부(32)에 걸어맞춤으로써 재치부(31)에 반송 팔레트(11)를 위치결정시켜 부착시킨다.As shown in FIG. 2, the mounting part 31 of the mounting apparatus is provided with the recessed part 32 so that the 1st hole 14 of the conveyance pallet 11 may correspond. The conveyance pallet 11 is arrange | positioned on the mounting part 31 so that the support body 12 of the conveyance pallet 11 may face the mounting part 31 mutually. Next, the conveyance pallet 11 is positioned and attached to the mounting part 31 by engaging the first pin 33 through the first hole 14 and engaging the corresponding recess 32.

FPC 기판(15)에는, 제2 구멍(16)과 대응하는 위치에 관통구멍(34)이 형성되어 있다. 제2 핀(35)을 관통구멍(34) 및 제2 구멍(16)에 관통시키는 것에 의해 FPC 기판(15)을 반송 팔레트(11)에 위치결정시키고, FPC 기판(15)을 실리콘 엘라스토머층(13)에 고정시킨다.The through hole 34 is formed in the FPC board 15 at a position corresponding to the second hole 16. By passing the second pin 35 through the through hole 34 and the second hole 16, the FPC substrate 15 is positioned on the conveyance pallet 11, and the FPC substrate 15 is placed on a silicon elastomer layer ( 13).

다음에, 가열 리플로우 솔더링(reflow soldering) 공정에 의해, 반도체 칩(도시생략)을 FPC 기판(15) 상에 실장한다. 그 후, FPC 기판(15)을 반송 팔레트(11)로부터 제거하여 실장 공정을 종료한다. 반송 팔레트(11)에는 다음의 FPC 기판(15)을 밀착하고, 마찬가지로 반도체 칩의 실장 공정을 반복한다. 반복 사용한 반송 팔레트(11)를 폐기할 때는, 실리콘 엘라스토머층(13)을 지지체(12)로부터 벗겨내어, 지지체(12)와 실리콘 엘라스토머층(13)을 분리하여 폐기한다.Next, a semiconductor chip (not shown) is mounted on the FPC board 15 by a heat reflow soldering process. Thereafter, the FPC board 15 is removed from the transport pallet 11 to complete the mounting step. The following FPC board 15 is brought into close contact with the conveyance pallet 11, and the mounting process of the semiconductor chip is similarly repeated. When discarding the conveyance pallet 11 used repeatedly, the silicone elastomer layer 13 is peeled off from the support body 12, and the support body 12 and the silicone elastomer layer 13 are separated and discarded.

(실시예 및 비교예)(Examples and Comparative Examples)

이하, 실시예 및 비교예를 들어 상기 실시형태를 한층 더 자세하게 설명한다.Hereinafter, the said embodiment is described in more detail, for an Example and a comparative example.

실시예 1 및 비교예 1의 각 반송 팔레트(11)에 있어서, 지지체(12)는 두께 0.8㎜의 알루미늄 판으로 형성하고, 실리콘 엘라스토머층(13)은 두께 200㎛로 형성한 시료편을 준비하였다. 온도 20℃에서 시료편을 주파수 10㎐로 진동시켜 측정된 실시예 1 및 비교예 1 각각의 실리콘 엘라스토머층(13)의 전단 탄성률(G')의 값은 이하에 나타내는 값이다.In each conveyance pallet 11 of Example 1 and the comparative example 1, the support body 12 was formed from the aluminum plate of thickness 0.8mm, and the silicone elastomer layer 13 prepared the sample piece formed in thickness of 200 micrometers. . The value of the shear modulus (G ') of each of the silicone elastomer layers 13 of Example 1 and Comparative Example 1 measured by vibrating the sample piece at a frequency of 10 Hz at a temperature of 20 ° C is a value shown below.

전단 탄성률(G') [㎩]Shear modulus (G ') [㎩] 실시예 1Example 1 1.5 × 106 1.5 × 10 6 비교예 1Comparative Example 1 1.0 × 107 1.0 × 10 7

실시예 1 및 비교예 1의 각 반송 팔레트(11)에는 각각, 재치부(31)와 대응하는 제1 구멍(14) 및 FPC 기판(15)과 대응하는 제2 구멍(16)을 형성하였다. 다음에, 각 반송 팔레트(11)의 소정의 위치에 각각 FPC 기판(15)을 밀착시켜, 가열 리플로우 솔더링 공정을 실시하였다.In each conveyance pallet 11 of Example 1 and the comparative example 1, the 1st hole 14 corresponding to the mounting part 31 and the 2nd hole 16 corresponding to the FPC board 15 were formed, respectively. Next, the FPC board | substrate 15 was closely contacted to the predetermined position of each conveyance pallet 11, and the heat reflow soldering process was performed.

그 결과, 실시예 1에서는, 반도체 칩을 위치 어긋남 없이 정상적으로 실장할 수 있었다. 또, 반송 팔레트(11)는 반복 사용하는 것이 가능하였다. 또한, 비교예 1에서는, 가열 리플로우 솔더링 공정에 있어서 FPC 기판(15)이 실리콘 엘라스토머층(13)으로부터 들떠 버려, 실장 부적합이 발생하였다.As a result, in Example 1, the semiconductor chip was able to be mounted normally without misalignment. In addition, the conveyance pallet 11 was able to be used repeatedly. In addition, in the comparative example 1, the FPC board | substrate 15 floated from the silicon elastomer layer 13 in the heat reflow soldering process, and mounting failure generate | occur | produced.

본 실시형태는, 이하와 같은 이점을 가진다.This embodiment has the following advantages.

반송 팔레트(11)는, 지지체(12)와 실리콘 엘라스토머층(13)과의 적층체이다. 실리콘 엘라스토머층(13)의 전단 탄성률(G')의 범위는, 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하이다. 따라서, 실리콘 엘라스토머의 점착성을 이용하여, 접착 테이프 없이도 FPC 기판(15)을 실리콘 엘라스토머층(13)에 밀착시킬 수 있다. 또한, 접착 테이프를 사용하지 않기 때문에 FPC 기판(15)을 반송 팔레트(11)로부터 제거해도 접착물질이 남지 않는다. 그 때문에, 작업효율 좋게, 또한 품질의 저하를 방지하면서 FPC 기판(15)으로의 반도체 칩의 실장을 행할 수가 있다.The conveyance pallet 11 is a laminated body of the support body 12 and the silicone elastomer layer 13. The range of shear modulus (G ') of the silicone elastomer layer 13 is 5.0 * 10 <5> Pa or more and 5.0 * 10 <6> Pa or less. Therefore, by using the adhesive of the silicone elastomer, the FPC substrate 15 can be brought into close contact with the silicone elastomer layer 13 without the adhesive tape. In addition, since no adhesive tape is used, no adhesive substance remains even when the FPC board 15 is removed from the transport pallet 11. Therefore, the semiconductor chip can be mounted on the FPC board 15 with good work efficiency and preventing quality deterioration.

FPC 기판(15)으로의 반도체 칩의 실장시에 가열 리플로우 솔더링 공정 등으로 고온이 되어도, 실리콘 엘라스토머층(13)은 내열성이 뛰어나기 때문에, 열화되기 어렵다. 이 때문에, 반송 팔레트(11)는 반복하여 사용될 수 있어 경제적이다.Even when the semiconductor chip is mounted on the FPC substrate 15 at a high temperature by a heat reflow soldering step or the like, the silicon elastomer layer 13 is excellent in heat resistance and therefore hardly deteriorates. For this reason, the conveyance pallet 11 can be used repeatedly and it is economical.

실리콘 엘라스토머층(13)과 지지체(12)와는 강하게 접착되어 있다. 이 때문에, 사용중에 박리될 우려가 없다. 또한, 제1 구멍(14)의 가공 등을 실시하여도, 가공 단면에 박리가 생기지 않는다.The silicone elastomer layer 13 and the support 12 are strongly adhered. For this reason, there is no possibility of peeling during use. Moreover, even if the 1st hole 14 is processed, peeling does not arise in a process cross section.

반송 팔레트(11)에는 FPC 기판(15)과 대응하는 제2 구멍(16)이 형성되어 있다. 따라서, FPC 기판(15)에 형성된 관통구멍(34), 및 제2 구멍(16)에 제2 핀(35)을 관통시키는 것에 의해 FPC 기판(15)을 반송 팔레트(11)의 소정 위치에 용이하게 위치결정 할 수 있다.The conveyance pallet 11 is provided with the 2nd hole 16 corresponding to the FPC board 15. Therefore, the FPC board 15 is easily moved to the predetermined position of the conveying pallet 11 by passing the second pin 35 through the through hole 34 formed in the FPC board 15 and the second hole 16. Can be positioned.

반송 팔레트(11)에는 재치부(31)와 대응하는 제1 구멍(14)이 형성되어 있다. 따라서, 제1 핀(33)을 제1 구멍(14) 내에 삽입하는 것에 의해 반송 팔레트(11)를 재치부(31)의 소정 위치에 용이하게 위치결정 할 수 있다.The conveyance pallet 11 is provided with the 1st hole 14 corresponding to the mounting part 31. As shown in FIG. Therefore, the conveyance pallet 11 can be easily positioned in the predetermined position of the mounting part 31 by inserting the 1st pin 33 into the 1st hole 14. As shown in FIG.

지지체(12)가 알루미늄 판이기 때문에, 입수하기 쉬운 재료로 지지체(12)를 형성할 수 있다. 또한, 스테인리스 판 등에 비해 가볍고, 취급하기 쉽다.Since the support body 12 is an aluminum plate, the support body 12 can be formed from the material which is easy to obtain. In addition, it is lighter and easier to handle than stainless steel plates and the like.

다음에, 도 1a, 도 1b 및 도 2의 실시형태의 변경예를 설명한다. 본 실시형태에서는, 실리콘 엘라스토머층(13)의 전단 탄성률(G')의 범위가, 5.0 × 105㎩ ∼ 5.0 × 106㎩인 것에 더하여, JIS R 2618에 준거하여 측정된 실리콘 엘라스토머층(13)의 열전도율이 0.4W/m·K 이상인 점이 상기 실시형태와 다르다. 또, JIS R 2618에 준거한 열전도율은, 실리콘 엘라스토머층(13)의 시료편 내에 있던 열선에 일정 전력이 가해졌을 때의 열선의 온도 상승에 근거하여 측정된다.Next, a change example of the embodiment of FIGS. 1A, 1B, and 2 will be described. In this embodiment, in addition to the range of the shear modulus (G ') of the silicone elastomer layer 13 being 5.0 * 10 <5> Pa-5.0 * 10 <6> Pa, the silicone elastomer layer 13 measured based on JISR2618. ) Has a thermal conductivity of 0.4 W / m · K or more different from the above embodiment. In addition, the thermal conductivity based on JIS R 2618 is measured based on the temperature rise of the heating wire when a certain electric power is applied to the heating wire which existed in the sample piece of the silicone elastomer layer 13.

실리콘 엘라스토머층(13)의 적절한 열전도율은, 예를 들어 고열 전도성의 필러를 실리콘 엘라스토머에 첨가하는 것에 의해 얻을 수 있다. 실리콘 엘라스토머층(13)의 열전도율이 너무 낮으면, 실장시의 가열 리플로우 솔더링 공정 등의 가열 공정에 있어서 반송 팔레트(11) 상에 온도 구배가 발생할 우려가 있다. 그렇지만, 실리콘 엘라스토머층(13)의 열전도율을 0.4W/m·K 이상으로 설정하는 것에 의해 열전도성은 양호해지고, 실장시의 가열 공정에 있어서 반송 팔레트(11) 상에 온도 구배가 발생하기 어려워진다.Suitable thermal conductivity of the silicone elastomer layer 13 can be obtained, for example, by adding a high thermal conductivity filler to the silicone elastomer. When the thermal conductivity of the silicone elastomer layer 13 is too low, there exists a possibility that a temperature gradient may generate | occur | produce on the conveyance pallet 11 in heating processes, such as the heating reflow soldering process at the time of mounting. However, by setting the thermal conductivity of the silicone elastomer layer 13 to 0.4 W / m · K or more, the thermal conductivity becomes good, and a temperature gradient hardly occurs on the conveyance pallet 11 in the heating step at the time of mounting.

(실시예 및 비교예)(Examples and Comparative Examples)

이하, 실시예 및 비교예를 들어 본 실시형태를 한층 더 자세하게 설명한다.Hereinafter, an Example and a comparative example are given and this embodiment is demonstrated in more detail.

실시예 2, 비교예 2 및 비교예 3의 각 반송 팔레트(11)는, 실리콘 엘라스토머층(13)의 물성값 이외는 상술한 실시예 1 및 비교예 1과 같다. 실시예 2, 비교예 2 및 비교예 3에 있어서, 실리콘 엘라스토머층(13)의 시료편을 주파수 10㎐로 진동시켜, 온도 20℃의 조건 아래에서 동적 점탄성 측정에 의해 실리콘 엘라스토머 층(13)의 전단 탄성률(G')이 측정되었다. 또한, JIS R 2618에 준거하여 실리콘 엘라스토머층(13)의 열전도율이 측정되었다. 실리콘 엘라스토머층(13)의 전단 탄성률(G') 및 열전도율은 각각 다음의 값이다.Each conveyance pallet 11 of Example 2, the comparative example 2, and the comparative example 3 is the same as that of Example 1 and the comparative example 1 except having the physical-property value of the silicone elastomer layer 13. In Example 2, Comparative Example 2, and Comparative Example 3, the sample pieces of the silicone elastomer layer 13 were vibrated at a frequency of 10 Hz, and the silicon elastomer layer 13 was subjected to dynamic viscoelasticity measurement under the condition of a temperature of 20 ° C. Shear modulus (G ') was measured. In addition, the thermal conductivity of the silicone elastomer layer 13 was measured in accordance with JIS R 2618. The shear modulus G 'and the thermal conductivity of the silicone elastomer layer 13 are the following values, respectively.

전단 탄성률(G')[㎩]Shear Modulus (G ') [㎩] 열전도율[W/m·K]Thermal Conductivity [W / mK] 실시예 2Example 2 2.0 × 106 2.0 × 10 6 0.80.8 비교예 2Comparative Example 2 1.0 × 107 1.0 × 10 7 0.30.3

실시예 2 및 비교예 2의 각 반송 팔레트(11)에는, 실시예 1과 마찬가지로 2개의 제1 구멍(14) 및 복수의 제2 구멍(16)이 형성되어 있다. FPC 기판(15)을 대응하는 반송 팔레트(11)의 실리콘 엘라스토머층(13)에 밀착시키고, 가열 리플로우 솔더링 공정을 하였다. 그 결과, 실시예 2의 반송 팔레트(11)는, 실시예 1과 마찬가지로 반도체 칩을 정상적으로 실장할 수 있고, 비교예 2에서는 실장 부적합이 발생하였다. 또한, 실시예 2에서는, 비교예 2에 비해 반송 팔레트(11) 상에서 온도구배가 발생하기 어려웠다.In each conveyance pallet 11 of Example 2 and the comparative example 2, two 1st holes 14 and the some 2nd hole 16 are formed similarly to Example 1. FIG. The FPC board 15 was brought into close contact with the silicone elastomer layer 13 of the corresponding transport pallet 11, and a heat reflow soldering step was performed. As a result, the conveyance pallet 11 of Example 2 was able to mount a semiconductor chip normally similarly to Example 1, and the mounting failure generate | occur | produced in the comparative example 2. As shown in FIG. In addition, in Example 2, a temperature gradient was less likely to occur on the conveyance pallet 11 than in Comparative Example 2.

본 실시형태는, 상기 실시형태의 이점에 더하여, 이하와 같은 이점을 가진다.This embodiment has the following advantages in addition to the advantages of the above embodiments.

실리콘 엘라스토머층(13)의 전단 탄성률(G')의 범위는 5.0 × 105㎩ ∼ 5.0 × 106㎩이고, 또한 실리콘 엘라스토머층(13)의 열전도율은 0.4W/m·K 이상이다. 이 구성에 의해, 실리콘 엘라스토머층(13)의 열전도성은 양호해져, 실장시의 가열 공정에 있어서 반송 팔레트(11) 상에 온도 구배가 발생하는 것을 방지할 수 있다.The range of shear modulus (G ') of the silicone elastomer layer 13 is 5.0 * 10 <5> Pa-5.0 * 10 <6> Pa, and the thermal conductivity of the silicone elastomer layer 13 is 0.4 W / m * K or more. By this structure, the thermal conductivity of the silicone elastomer layer 13 becomes favorable, and it can prevent that a temperature gradient generate | occur | produces on the conveyance pallet 11 in the heating process at the time of mounting.

다음에, 도 1a, 도 1b 및 도 2의 실시형태의 다른 변경예를 설명한다. 본 실시형태에서는 실리콘 엘라스토머층의 전단 탄성률(G')의 범위가 5.0 × 105㎩ ∼ 5.0 × 106㎩에 있는 것에 더하여, JIS K 7194에 준거하여 4탐침법(4-probe method)에 의해 측정된 실리콘 엘라스토머층(13)의 체적 저항률이 1.0 × 1010Ω·㎝ 이하인 점이 상기 실시형태와 다르다. 또, JIS K 7194에 준거한 4탐침법이란,4개의 전극을 실리콘 엘라스토머층(13)의 시료편 상에 직선형상으로 배치하고, 외측 2개의 전극 사이에 전류를 흘렸을 때에 안쪽 2개의 전극 사이에 생기는 전위차에 근거하여, 실리콘 엘라스토머층(13)의 체적 저항률을 산출하는 방법이다.Next, another modified example of the embodiment of FIG. 1A, FIG. 1B, and FIG. 2 is demonstrated. In the present embodiment, the shear modulus (G ′) of the silicone elastomer layer is in the range of 5.0 × 10 5 Pa to 5.0 × 10 6 Pa, and is in accordance with JIS K 7194 by the four probe method (4-probe method). The volume resistivity of the measured silicone elastomer layer 13 is 1.0 × 10 10 Pa · cm or less, which is different from the above embodiment. In addition, the four probe method based on JISK7194 means that four electrodes are arrange | positioned linearly on the sample piece of the silicone elastomer layer 13, and when an electric current flows between two outer electrodes, between two inner electrodes. It is a method of calculating the volume resistivity of the silicon elastomer layer 13 based on the potential difference which arises.

실리콘 엘라스토머층(13)의 적절한 체적 저항률은, 예를 들어 도전성 필러를 실리콘 엘라스토머에 첨가함으로써 얻을 수 있다. 실리콘 엘라스토머층(13)의 체적 저항률이 너무 높으면, 실리콘 엘라스토머층(13)의 표면에 먼지가 부착되기 쉬워질 우려가 있어, 제조 공정상 바람직하지 않다. 그렇지만, 실리콘 엘라스토머층(13)의 체적 저항률이 1.0 × 1010Ω·㎝ 이하가 되도록 구성하는 것에 의해 실리콘 엘라스토머층(13)의 도전성이 양호해져, 정전기에 의한 먼지의 부착이 방지된다.The appropriate volume resistivity of the silicon elastomer layer 13 can be obtained, for example, by adding a conductive filler to the silicon elastomer. If the volume resistivity of the silicone elastomer layer 13 is too high, dust may easily adhere to the surface of the silicone elastomer layer 13, which is not preferable in the manufacturing process. However, by configuring so that the volume resistivity of the silicone elastomer layer 13 is 1.0 * 10 <10> Pa * cm or less, electroconductivity of the silicone elastomer layer 13 becomes favorable and adhesion of the dust by static electricity is prevented.

(실시예 및 비교예)(Examples and Comparative Examples)

이하, 실시예 및 비교예를 들어 본 실시형태를 한층 더 자세하게 설명한다.Hereinafter, an Example and a comparative example are given and this embodiment is demonstrated in more detail.

실시예 3, 실시예 4 및 비교예 3의 각 반송 팔레트(11)에 있어서, 실리콘 엘라스토머층(13)의 물성값 이외에는 실시예 1 및 비교예 1과 마찬가지이다. 실시예 3, 실시예 4 및 비교예 3에 있어서, 실리콘 엘라스토머층(13)의 시료편을 주파수 10㎐로 진동시켜, 온도 20℃의 조건 아래에서 동적 점탄성 측정에 의해 실리콘 엘라스토머층(13)의 전단 탄성률(G')이 측정되었다. 또한, JIS K 7194에 준거하여 4탐침법에 의해 실리콘 엘라스토머층(13)의 체적 저항률이 측정되었다. 실리콘 엘라스토머층(13)의 전단 탄성률(G') 및 체적 저항률은 각각 다음의 값이다.In each conveyance pallet 11 of Example 3, Example 4, and the comparative example 3, it is the same as that of Example 1 and the comparative example 1 except the physical-property value of the silicone elastomer layer 13. In Example 3, Example 4, and the comparative example 3, the sample piece of the silicone elastomer layer 13 was vibrated at the frequency of 10 Hz, and the dynamic-elastic-elasticity measurement of the silicone elastomer layer 13 was carried out under the conditions of 20 degreeC temperature. Shear modulus (G ') was measured. Moreover, the volume resistivity of the silicone elastomer layer 13 was measured by the four probe method based on JISK7194. The shear modulus G 'and the volume resistivity of the silicon elastomer layer 13 are the following values, respectively.

전단 탄성률(G')[㎩]Shear Modulus (G ') [㎩] 체적 저항률[Ω·㎝]Volume resistivity [Ω · cm] 실시예 3Example 3 3.0 × 106 3.0 × 10 6 2.0 × 103 2.0 × 10 3 실시예 4Example 4 3.0 × 106 3.0 × 10 6 1.0 × 108 1.0 × 10 8 비교예 3Comparative Example 3 1.0 × 107 1.0 × 10 7 1.0 × 1016 1.0 × 10 16

실시예 3, 실시예 4 및 비교예 3의 각 반송 팔레트(11)에 대해서도, 실시예 1과 마찬가지로, FPC 기판(15)을 대응하는 실리콘 엘라스토머층(13)에 밀착시켜 가열 리플로우 솔더링 공정을 실시하였다. 그 결과, 실시예 3 및 실시예 4의 반송 팔레트(11)는, 실시예 1과 마찬가지로 반도체 칩을 정상적으로 실장할 수 있고, 비교예 3에서는 실장 부적합이 발생하였다. 또한, 실시예 3 및 실시예 4에서는, 비교예 3에 비하여 먼지가 부착되기 어려웠다.Also about each conveyance pallet 11 of Example 3, Example 4, and the comparative example 3, similarly to Example 1, the FPC board | substrate 15 is stuck to the corresponding silicone elastomer layer 13, and a heat reflow soldering process is performed. Was carried out. As a result, the conveyance pallet 11 of Example 3 and Example 4 can mount a semiconductor chip normally similarly to Example 1, and the mounting failure generate | occur | produced in the comparative example 3. As shown in FIG. In addition, in Example 3 and Example 4, dust was less likely to adhere to Comparative Example 3.

본 실시형태는, 상기 실시형태의 이점에 더하여, 이하와 같은 이점을 가진다.This embodiment has the following advantages in addition to the advantages of the above embodiments.

실리콘 엘라스토머층(13)의 전단 탄성률(G')의 범위는, 5.0 × 105㎩ ∼ 5.0 × 106㎩이고, 실리콘 엘라스토머층(13)의 체적 저항률은 1.0 × 1010Ω·㎝ 이하이다. 이러한 구성에 의해 실리콘 엘라스토머층(13)의 도전성이 양호해져, 정전기에 의한 먼지의 부착을 방지할 수 있다.The range of the shear modulus (G ') of the silicone elastomer layer 13 is 5.0 * 10 <5> Pa-5.0 * 10 <6> Pa, and the volume resistivity of the silicone elastomer layer 13 is 1.0 * 10 <10> Pa * cm or less. By such a structure, the conductivity of the silicone elastomer layer 13 becomes good, and adhesion of dust by static electricity can be prevented.

이하, 본 발명의 제2 실시형태를 도 3a, 도 3b 및 도 4에 근거해 설명한다. 본 실시형태에 있어서, 도 1a, 도 1b 및 도 2의 실시형태와 다른 부분을 중심으로설명하고, 같은 부분에 대해서는 동일한 번호를 부여하여 그 상세한 설명을 생략한다.EMBODIMENT OF THE INVENTION Hereinafter, 2nd Embodiment of this invention is described based on FIG. 3A, FIG. 3B, and FIG. In this embodiment, the description will be mainly focused on different parts from the embodiment of FIGS. 1A, 1B, and 2, and the same reference numerals will be given to the same parts, and detailed description thereof will be omitted.

도 3b에 도시된 바와 같이, 실리콘 엘라스토머층(13)은, 지지체(12) 상에 적층된 제1 층(13a)과, 그 위에 적층된 제2 층(13b)을 포함한다. FPC 기판(15)은 제2 층(13b)에 밀착된다.As shown in FIG. 3B, the silicone elastomer layer 13 includes a first layer 13a laminated on the support 12 and a second layer 13b stacked thereon. The FPC substrate 15 is in close contact with the second layer 13b.

제1 및 제2 층(13a, 13b)을 구성하는 실리콘 엘라스토머는, 상술한 실록산 골격을 가지는 폴리오르가노실록산을 가교함으로써 얻을 수 있다.The silicone elastomer which comprises the 1st and 2nd layer 13a, 13b can be obtained by bridge | crosslinking the polyorganosiloxane which has the siloxane skeleton mentioned above.

제1 층(13a)의 시료편을 주파수 10㎐로 진동시키고, 온도 20℃의 조건 아래에서 동적 점탄성 측정에 의해 제1 층(13a)의 전단 탄성률(G')이 측정된다. 제1 층(13a)의 전단 탄성률(G')의 범위는, 3.0 × 104㎩ 이상 5.0 × 106㎩ 이하이다. 동 조건 아래에서 동적 점탄성 측정에 의해 측정된 제2 층(13b)의 전단 탄성률(G')의 범위는, 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하이다.The sample piece of the first layer 13a is vibrated at a frequency of 10 Hz, and the shear modulus G 'of the first layer 13a is measured by dynamic viscoelasticity measurement under the condition of a temperature of 20 ° C. The range of shear modulus (G ') of the 1st layer 13a is 3.0 * 10 <4> Pa or more and 5.0 * 10 <6> Pa or less. The range of the shear modulus (G ') of the 2nd layer 13b measured by dynamic viscoelasticity measurement under the same conditions is 5.0 * 10 <5> Pa or more and 5.0 * 10 <6> Pa or less.

제1 층(13a)이 지지체(12)에 밀착하는 것에 의해, 실리콘 엘라스토머층(13)이 지지체(12)에 접착된다. 또, 실리콘 엘라스토머층(13)과 지지체(12)와의 사이에는 프라이머나 접착제 등은 사용되지 않는다.The silicone elastomer layer 13 is adhered to the support 12 by bringing the first layer 13a into close contact with the support 12. In addition, a primer, an adhesive agent, or the like is not used between the silicone elastomer layer 13 and the support 12.

제1 층(13a)의 전단 탄성률(G')이 지나치게 낮으면, 즉 실리콘 엘라스토머가 지나치게 부드러우면, 시트의 취급성이 나빠진다. 한편, 제1 층(13a)의 전단 탄성률(G')이 지나치게 높으면, 즉 실리콘 엘라스토머가 지나치게 딱딱하면, 제1 층(13a)이 지지체(12)에 대해 밀착되기 어려워진다. 또한, 작업중에 가해지는 응력,혹은 제1 및 제2 구멍(14, 16)의 형성에 의해, 지지체(12)와 제1 층(13a)과의 사이에 박리가 생길 우려가 있다.If the shear modulus G 'of the first layer 13a is too low, that is, the silicone elastomer is too soft, the handleability of the sheet is deteriorated. On the other hand, when the shear modulus G 'of the first layer 13a is too high, that is, when the silicone elastomer is too hard, the first layer 13a becomes difficult to adhere to the support 12. In addition, the stress applied during the work or the formation of the first and second holes 14 and 16 may cause peeling between the support 12 and the first layer 13a.

제2 층(13b)의 전단 탄성률(G')이 지나치게 낮으면, 제2 층(13b)이 FPC 기판(15)에 지나치게 밀착하기 때문에, FPC 기판(15)의 제거가 곤란해진다. 한편, 제2 층(13b)의 전단 탄성률(G')이 지나치게 높으면, 제2 층(13b)이 FPC 기판(15)에 대해서 밀착되기 어렵고, FPC 기판의 위치결정이 곤란해진다. 제1 및 제2 층(13a, 13b)의 각각의 전단 탄성률(G')의 범위가 상기의 범위 내에 있는 것에 의해, 제1 층(13a)이 지지체(12)에 대해, 또한 제2 층(13b)이 FPC 기판(15)에 대해 각각 양호하게 밀착된다.If the shear modulus G 'of the second layer 13b is too low, the second layer 13b will be in close contact with the FPC substrate 15, so that the removal of the FPC substrate 15 becomes difficult. On the other hand, when the shear modulus G 'of the second layer 13b is too high, the second layer 13b is hardly adhered to the FPC substrate 15, and the positioning of the FPC substrate becomes difficult. The range of the shear modulus G 'of each of the first and second layers 13a and 13b is within the above range, whereby the first layer 13a is further applied to the support 12 and the second layer ( 13b) is in good contact with the FPC substrate 15, respectively.

제1 층(13a)의 전단 탄성률(G')은, 제2 층(13b)의 전단 탄성률(G')보다 낮다. 예를 들어, 제1 층(13a)의 전단 탄성률(G')이 제2 층(13b)의 그것보다 높은 경우, 제1 층(13a)의 밀착력은 제2 층(13b)보다 약해진다. 이 경우, FPC 기판(15)을 반송 팔레트(11)로부터 벗겨낼 때에 실리콘 엘라스토머층(13)이 지지체(12)로부터 벗겨질 우려가 있다. 그렇지만, 제1 층(13a)의 전단 탄성률(G')이 제2 층(13b)의 그것보다 낮으면, 제1 층(13a)의 밀착력을 제2 층(13b)보다 강하게 할 수 있다. 이 때문에, FPC 기판(15)을 반송 팔레트(11)로부터 벗겨낼 때에 실리콘 엘라스토머층(13)이 지지체(12)로부터 벗겨지는 것을 방지할 수 있다.The shear modulus G 'of the first layer 13a is lower than the shear modulus G' of the second layer 13b. For example, when the shear modulus G 'of the first layer 13a is higher than that of the second layer 13b, the adhesion of the first layer 13a is weaker than that of the second layer 13b. In this case, when peeling off the FPC board | substrate 15 from the conveyance pallet 11, there exists a possibility that the silicone elastomer layer 13 may peel from the support body 12. As shown in FIG. However, if the shear modulus G 'of the first layer 13a is lower than that of the second layer 13b, the adhesion of the first layer 13a can be made stronger than that of the second layer 13b. For this reason, when peeling off the FPC board | substrate 15 from the conveyance pallet 11, peeling of the silicone elastomer layer 13 from the support body 12 can be prevented.

적절한 제1 및 제2 층(13a, 13b)의 전단 탄성률(G')은, 폴리오르가노실록산의 종류, 분자량, 보강성 필러 등과 같은 실리콘 엘라스토머의 조성과 가교도를 적절하게 조정함으로써 얻을 수 있다.The shear modulus G 'of the suitable first and second layers 13a and 13b can be obtained by appropriately adjusting the composition and crosslinking degree of the silicone elastomer such as the polyorganosiloxane type, molecular weight, reinforcing filler, and the like.

FPC 기판(15)으로의 반도체 칩의 실장 공정에서는, 대략 200℃ ∼ 240℃, 최근의 무연땜납의 경우는 280℃ 정도까지 온도가 상승할 가능성이 있다. 이 때문에, 제1 및 제2 층(13a, 13b)은, 전단 탄성률(G') 등의 물성값이 이들 온도까지 유효한 것이 바람직하다.In the mounting process of the semiconductor chip to the FPC board | substrate 15, temperature may rise to about 200 degreeC-240 degreeC, and the recent lead-free solder to about 280 degreeC. For this reason, it is preferable that the physical property values, such as a shear modulus (G '), are effective to these temperatures for the 1st and 2nd layer 13a, 13b.

다음에, 이러한 구성의 반송 팔레트(11)를 사용한 FPC 기판(15)으로의 반도체 칩 실장방법을 설명한다. 또, 도 4에 도시된 실장장치의 재치부(31) 구성은, 도 2의 것과 동일하다. 본 실시형태에 있어서도, 반송 팔레트(11)는, 도 2의 실시형태와 마찬가지로 재치부(31) 상에 배치된다.Next, the semiconductor chip mounting method to the FPC board | substrate 15 using the conveyance pallet 11 of such a structure is demonstrated. In addition, the structure of the mounting part 31 of the mounting apparatus shown in FIG. 4 is the same as that of FIG. Also in this embodiment, the conveyance pallet 11 is arrange | positioned on the mounting part 31 similarly to embodiment of FIG.

(실시예 및 비교예)(Examples and Comparative Examples)

이하, 실시예 및 비교예를 들어, 본 실시형태를 한층 더 자세하게 설명한다.Hereinafter, this embodiment is demonstrated in more detail, for an Example and a comparative example.

실시예 5 및 비교예 4의 각 반송 팔레트(11)에서는, 지지체(12)는 두께 0.8㎜의 알루미늄 판으로 형성되고, 제1 층(13a)의 두께는 0.1㎜로, 제2 층(13b)의 두께는 0.2㎜로 형성된 시료편이 준비된다. 온도 20℃의 조건 아래에서 각 시료편을 주파수 10㎐로 진동시키는 동적 점탄성 측정에 의해 제1 및 제2 층(13a, 13b)의 전단 탄성률(G')이 측정되었다. 실시예 5 및 비교예 4의 제1 층 및 제2 층의 전단 탄성률은 이하의 값이다.In each conveyance pallet 11 of Example 5 and the comparative example 4, the support body 12 is formed with the aluminum plate of thickness 0.8mm, the thickness of the 1st layer 13a is 0.1 mm, and the 2nd layer 13b is The sample piece formed into 0.2 mm of thickness is prepared. The shear modulus G 'of the first and second layers 13a and 13b was measured by dynamic viscoelasticity measurement which vibrated each sample piece at a frequency of 10 Hz under the condition of a temperature of 20 ° C. The shear modulus of the first layer and the second layer of Example 5 and Comparative Example 4 is the following value.

실리콘 엘라스토머층Silicone elastomer layer 전단 탄성률(G')[㎩]Shear Modulus (G ') [㎩] 실시예 5Example 5 제1 층First layer 8.3 × 104 8.3 × 10 4 제2 층Second layer 3.0 × 106 3.0 × 10 6 비교예 4Comparative Example 4 제1 층First layer 6.0 × 106 6.0 × 10 6 제2 층Second layer 3.0 × 106 3.0 × 10 6

실시예 5 및 비교예 4의 각 반송 팔레트(11)의 소정의 위치에 대응하는 FPC 기판(15)을 각각 밀착시켜, 가열 리플로우 솔더링 공정을 실시하였다.The FPC board | substrate 15 corresponding to the predetermined | prescribed position of each conveyance pallet 11 of Example 5 and the comparative example 4 was closely contacted, and the heat reflow soldering process was implemented.

그 결과, 실시예 5에서는, 반도체 칩을 위치 어긋남 없이 정상적으로 실장할 수 있었다. 또한, 실시예 5의 반송 팔레트(11)는 반복 사용하는 것이 가능하였다. 더욱이 사용후, 손으로 지지체(12)로부터 실리콘 엘라스토머층(13)을 벗겨낼 수가 있었다.As a result, in Example 5, the semiconductor chip could be mounted normally without dislocation. In addition, the conveyance pallet 11 of Example 5 was able to be used repeatedly. Furthermore, after use, the silicone elastomer layer 13 could be peeled off from the support 12 by hand.

한편, 비교예 4에서는, 반송 팔레트(11)의 제1 구멍(14) 형성시에 실리콘 엘라스토머층(13)이 지지체(12)로부터 들떠 버렸다. 또한, 가열 리플로우 솔더링 공정에 있어서 실리콘 엘라스토머층(13)과 지지체(12)와의 사이에 박리가 생겨, 실장 부적합이 발생하였다.On the other hand, in the comparative example 4, the silicone elastomer layer 13 floated from the support body 12 at the time of forming the 1st hole 14 of the conveyance pallet 11. As shown in FIG. In addition, in the heat reflow soldering step, peeling occurred between the silicone elastomer layer 13 and the support 12, resulting in mounting failure.

본 실시형태는 이하와 같은 이점을 가진다.This embodiment has the following advantages.

반송 팔레트(11)는 지지체(12), 제1 층(13a) 및 제2 층(13b)의 적층체이다. 제2 층(13b)의 전단 탄성률(G')의 범위는, 5.0 × 105㎩ 이상 5. 0 × 106㎩ 이하이다. 이러한 구성에 의해, 제2 층(13b)의 점착성을 이용하여 접착 테이프 없이도 FPC 기판(15)을 반송 팔레트(11) 상에 밀착시킬 수 있다. 또한, 접착 테이프를 사용하지 않기 때문에 FPC 기판(15)을 반송 팔레트(11)로부터 제거하여도 접착물질이남지 않는다. 따라서, 작업효율 좋게, 또한 품질 저하를 방지하면서 FPC 기판(15)으로의 반도체 칩 실장을 행할 수가 있다.The conveyance pallet 11 is a laminated body of the support body 12, the 1st layer 13a, and the 2nd layer 13b. The range of the shear modulus G 'of the second layer 13b is 5.0 × 10 5 Pa or more and 5.0 × 10 6 Pa or less. By such a structure, the FPC board | substrate 15 can be adhered on the conveyance pallet 11 without an adhesive tape using the adhesiveness of the 2nd layer 13b. In addition, since no adhesive tape is used, no adhesive substance remains even when the FPC board 15 is removed from the conveyance pallet 11. Therefore, the semiconductor chip can be mounted on the FPC board 15 with good work efficiency and preventing quality deterioration.

제1 층(13a)의 전단 탄성률(G')의 범위는, 3.0 × 104㎩ 이상 5.0 × 106㎩ 이하이다. 제1 층(13a)의 밀착력에 의해 실리콘 엘라스토머층(13)을 프라이머나 접착제 등을 사용하지 않고, 제1 층(13a)을 지지체(12)에 강하게 밀착시킬 수 있다. 또, 반송 팔레트(11)의 사용중에 실리콘 엘라스토머층(13)이 지지체(12)로부터 박리될 우려가 없고, 제1 구멍(14)을 가공하여도, 가공 단면에 박리가 생기지 않는다. 게다가, 접착제 등으로 접착시키는 구성과 다르기 때문에, 지지체(12)로부터 실리콘 엘라스토머층(13)을 벗겨내, 분리하여 폐기할 수 있다.The range of shear modulus (G ') of the 1st layer 13a is 3.0 * 10 <4> Pa or more and 5.0 * 10 <6> Pa or less. By the adhesive force of the 1st layer 13a, the 1st layer 13a can be adhere | attached strongly to the support body 12, without using a silicone elastomer layer 13 using a primer, an adhesive agent, etc. Moreover, there is no possibility that the silicone elastomer layer 13 will peel from the support body 12 during use of the conveyance pallet 11, and even if the 1st hole 14 is processed, peeling will not arise in a process cross section. Moreover, since it differs from the structure which adhere | attaches with an adhesive agent etc., the silicone elastomer layer 13 can be peeled off from the support body 12, and can be separated and discarded.

제1 층(13a)의 전단 탄성률(G')은, 제2 층(13b)의 전단 탄성률(G')보다 낮다. 이 때문에, 제1 층(13a)이 지지체(12)에 밀착하는 힘은, 제2 층(13b)이 FPC 기판(15)에 밀착하는 힘보다 강해져, FPC 기판(15)을 반송 팔레트(11)로부터 벗겨낼 때에 실리콘 엘라스토머층(13)이 지지체(12)로부터 벗겨질 우려가 없다.The shear modulus G 'of the first layer 13a is lower than the shear modulus G' of the second layer 13b. For this reason, the force which the 1st layer 13a adheres to the support body 12 becomes stronger than the force which the 2nd layer 13b adheres to the FPC board | substrate 15, and conveys the FPC board 15 to the conveyance pallet 11 There is no fear that the silicone elastomer layer 13 may come off from the support 12 when peeled off.

FPC 기판(15)으로의 반도체 칩 실장시에 가열 리플로우 솔더링 공정 등으로 고온이 되어도, 실리콘 엘라스토머층(13)은 내열성이 뛰어나기 때문에, 열화되기 어렵다. 이 때문에, 반송 팔레트(11)는 반복해 사용할 수 있어 경제적이다.Even when the semiconductor chip is mounted on the FPC substrate 15 at a high temperature by a heat reflow soldering step or the like, the silicon elastomer layer 13 is excellent in heat resistance, and therefore, it is difficult to deteriorate. For this reason, the conveyance pallet 11 can be used repeatedly and is economical.

다음에, 본 발명의 제3 실시형태에 대해서 도 5 및 도 6에 근거해 설명한다. 또, 도 3a, 도 3b 및 도 4의 실시형태와 다른 부분을 중심으로 설명하고, 동일한부분의 설명은 그 설명을 생략한다.Next, a third embodiment of the present invention will be described with reference to FIGS. 5 and 6. In addition, it demonstrates centering around a different part from embodiment of FIG. 3A, FIG. 3B, and FIG. 4, The description of the same part abbreviate | omits the description.

도 5 및 도 6에 도시된 바와 같이, 반송 팔레트(25)는, FPC 기판(도시생략)으로의 가고정용 테이프(23)와, 테이프(23)가 그 표면에 밀착되는 팔레트 본체(24)를 포함한다. 테이프(23)는, 각각 전단 탄성률(G')이 상이한, 실리콘 엘라스토머로 이루어지는 제1 및 제2 층(21, 22)을 포함한다.As shown in FIG. 5 and FIG. 6, the conveyance pallet 25 includes a tape 23 for temporarily fixing to an FPC substrate (not shown) and a pallet body 24 in which the tape 23 is in close contact with the surface thereof. Include. The tape 23 includes first and second layers 21 and 22 made of silicone elastomer, each having a different shear modulus G '.

제1 및 제2 층(21, 22)에 포함되는 실리콘 엘라스토머에는, 주지의 첨가제가 본 발명에 필요한 물성을 해치지 않는 범위에서 첨가되어도 좋다. 첨가제로서는, 퓸드 실리카(fumed silica), 침강성 실리카(sedimentary silica), 석영분말 등의 산화규소 외에, 규조토, 탄산칼슘, 카본블랙, 알루미나, 산화마그네슘, 산화아연, 질화붕소, 산화철 등을 들 수 있다.The well-known additive may be added to the silicone elastomer contained in the 1st and 2nd layers 21 and 22 in the range which does not impair the physical property required for this invention. As the additive, in addition to silicon oxide such as fumed silica, sedimentary silica and quartz powder, diatomaceous earth, calcium carbonate, carbon black, alumina, magnesium oxide, zinc oxide, boron nitride, iron oxide and the like can be mentioned. .

실리콘 엘라스토머의 손실계수(tanδ)는, 실리콘 엘라스토머의 재료가 되는 폴리오르가노실록산의 분자구조 및 가교상태의 영향을 받는 물성값으로서, 유연성을 나타낸다. 적절한 손실계수(tanδ)를 나타내는 실리콘 엘라스토머를 얻을 수 있도록, 원료 및 가교도가 조정된다. 예를 들어, 폴리디메틸실록산의 메틸기의 일부를 다른 관능기로 치환한 폴리오르가노실록산을 이용하면, 거기에 따른 실리콘 엘라스토머의 결정성은 저감되어, 적절한 손실계수(tanδ)를 얻을 수 있다.The loss coefficient tan δ of the silicone elastomer is a physical property value affected by the molecular structure and crosslinking state of the polyorganosiloxane, which is a material of the silicone elastomer, and shows flexibility. The raw material and the degree of crosslinking are adjusted to obtain a silicone elastomer exhibiting an appropriate loss factor tan δ. For example, when polyorganosiloxane in which a part of the methyl group of polydimethylsiloxane is substituted with another functional group is used, the crystallinity of the silicone elastomer according to it is reduced, and the appropriate loss coefficient tan-delta can be obtained.

온도 20℃에 있어서, 제1 층(21)의 전단 탄성률(G')은, 3.0 × 104이상 5.0 × 105㎩ 이하이다. 바람직하게는, 5.0 × 104이상 3.0 × 105㎩ 이하이다. 전단 탄성률(G')이 5.0 × 104㎩보다 낮으면, 제1 층(21)은 지나치게 부드러워져 취급이곤란해진다. 한편, 전단 탄성률(G')이, 3.0 × 105㎩보다 높으면, 제1 층(21)이 팔레트 본체(24)에 밀착되기 어려워져, FPC 기판에 반도체 칩을 실장하는 공정 전에 제1 층(21)이 팔레트 본체(24)로부터 벗겨져 버릴 수 있다. 또, 전단 탄성률(G')은, 상술의 실시형태와 동일조건 하에서 동적 점탄성 측정에 의해 측정된다.At a temperature of 20 ° C., the shear modulus G ′ of the first layer 21 is 3.0 × 10 4 or more and 5.0 × 10 5 Pa or less. Preferably, they are 5.0 * 10 <4> or more and 3.0 * 10 <5> Pa or less. If the shear modulus G 'is lower than 5.0 × 10 4 Pa, the first layer 21 becomes too soft and difficult to handle. On the other hand, when the shear modulus G 'is higher than 3.0 × 10 5 Pa, the first layer 21 becomes difficult to adhere to the pallet main body 24, so that the first layer (before the step of mounting the semiconductor chip on the FPC substrate) 21 may be peeled off from the pallet body 24. The shear modulus G 'is measured by dynamic viscoelasticity measurement under the same conditions as in the above-described embodiment.

제1 층(21)의 손실계수(tanδ)의 범위는, 0.15 이상 0.60 이하인 것이 바람직하다. 예를 들어 손실계수(tanδ)가 0.15보다 작으면, 제1 층(21)을 팔레트 본체(24)에 밀착시켰을 때, 제1 층(21)의 변형이 단시간에 복원되어 버리기 때문에, 충분히 밀착되지 않는다. 한편, 손실계수(tanδ)가 0.60보다 크면 사용중에 변형이 증대되어, 반복 사용할 수 없다.It is preferable that the range of the loss coefficient tan-delta of the 1st layer 21 is 0.15 or more and 0.60 or less. For example, if the loss coefficient tan δ is less than 0.15, when the first layer 21 is brought into close contact with the pallet main body 24, the deformation of the first layer 21 is restored in a short time, so that it is not sufficiently adhered. Do not. On the other hand, when the loss coefficient tan δ is larger than 0.60, deformation increases during use and cannot be used repeatedly.

FPC 기판에 반도체 칩을 실장할 때, 무연땜납을 이용하는 경우에는 280℃까지 가열하게 된다. 이 때문에, 제1 층(21)의 전단 탄성률(G')의 범위는, 온도 280℃의 조건하에 있어서도, 3.0 × 104이상 5.0 × 105㎩ 이하인 것이 바람직하고, 나아가서 5.0 × 104이상 3.0 × 105㎩ 이하인 것이 바람직하다.When mounting a semiconductor chip on an FPC board, when lead-free solder is used, it heats up to 280 degreeC. For this reason, it is preferable that the range of the shear modulus G 'of the 1st layer 21 is 3.0 * 10 <4> or more 5.0 * 10 <5> Pa even under the conditions of temperature 280 degreeC, Furthermore, 5.0 * 10 <4> or more 3.0 It is preferable that it is x10 <5> Pa or less.

온도 20℃의 환경 하에 있어서, 제2 층(22)의 전단 탄성률(G')의 범위는, 5.0 × 105∼ 5.0 × 106㎩일 것이 필요하다. 예를 들어, 전단 탄성률(G')이 5.0 × 105㎩보다 낮으면, 제2 층(22)과 고정해야 할 FPC 기판과의 사이의 접착력이 지나치게 높아져, 반도체 칩 실장 후에 FPC 기판을 용이하게 떼어낼 수 없게 된다.한편, 전단 탄성률(G')이 5.0 × 106㎩보다 높으면, 제2 층(22)과 FPC 기판과의 사이의 접착력이 부족해, 본래의 목적인 FPC 기판의 가고정이 곤란하게 된다.Under the environment of a temperature of 20 ° C., the range of the shear modulus G ′ of the second layer 22 needs to be 5.0 × 10 5 to 5.0 × 10 6 Pa. For example, when the shear modulus G 'is lower than 5.0 × 10 5 Pa, the adhesive force between the second layer 22 and the FPC substrate to be fixed becomes too high, thereby facilitating the FPC substrate after semiconductor chip mounting. On the other hand, if the shear modulus (G ') is higher than 5.0 x 10 6 Pa, the adhesive force between the second layer 22 and the FPC substrate is insufficient, and the temporary fixation of the original purpose FPC substrate is difficult. do.

제1 층(21)과 마찬가지로, 온도 280℃의 환경 하에 있어서도, 제2 층(22)의 전단 탄성률(G')의 범위는 5.0 × 105이상 5.0 × 106㎩ 이하인 것이 바람직하고, 나아가서 5.0 × 105이상 3.0 × 106㎩ 이하인 것이 바람직하다.Similarly to the first layer 21, even in an environment of a temperature of 280 ° C., the range of the shear modulus G ′ of the second layer 22 is preferably 5.0 × 10 5 or more and 5.0 × 10 6 Pa or less, furthermore, 5.0 It is preferable that they are x10 <5> or more and 3.0 * 10 <6> Pa or less.

제1 및 제2 층(21, 22)은, 각각의 층이 미가교 상태인 채로 적층되어 가황에 의해 접착된다. 다만, 이 방법에만 따를 필요는 없고, 각각의 층(21, 22)의 전단 탄성률(G')을 상기의 범위 내에 들어가도록 2개의 층(21, 22)를 접착 할 수 있으면 다른 방법이어도 좋다.The first and second layers 21 and 22 are laminated with each layer uncrosslinked and bonded by vulcanization. However, it is not necessary to follow only this method, and other methods may be used as long as the two layers 21 and 22 can be bonded so that the shear modulus G 'of each of the layers 21 and 22 falls within the above range.

제1 층(21)의 두께의 범위는, 30㎛ 이상 200㎛ 이하인 것이 바람직하고, 보다 바람직하게는 50㎛ 이상 100㎛ 이하이다. 예를 들어. 제1 층(21)의 두께가 30㎛보다 얇으면, 팔레트 본체(24)에 부착시키기에 충분한 변형량을 얻지 못해, 제1 층(21)이 팔레트 본체(24)에 대해 충분히 밀착되지 않는다. 또한, 제1 층(21)의 두께가 200㎛보다 두꺼우면, 반도체 칩의 실장시에 더해지는 응력에 대한 변형량이 지나치게 커져, 실장 정밀도가 저하된다.It is preferable that the range of the thickness of the 1st layer 21 is 30 micrometers or more and 200 micrometers or less, More preferably, they are 50 micrometers or more and 100 micrometers or less. E.g. If the thickness of the first layer 21 is thinner than 30 μm, the amount of deformation sufficient to adhere to the pallet body 24 is not obtained, and the first layer 21 is not sufficiently in contact with the pallet body 24. In addition, when the thickness of the first layer 21 is thicker than 200 µm, the amount of deformation with respect to the stress added at the time of mounting the semiconductor chip becomes too large, and the mounting precision is lowered.

도 6에 도시된 바와 같이, 제1 층(21)이 팔레트 본체(24) 상에 밀착되고, 제2 층(22)의 상면이 표면에 노출된다. 제2 층(22) 상에 FPC 기판(도시생략)을 접착하고, FPC 기판에 반도체 칩(도시생략)이 실장된다. 반도체 칩을 FPC 기판에 실장하기 위해서 가열할 때, FPC 기판은 제2 층(22)의 점착력에 의해 반송 팔레트(25)상에 가고정 된다. 또한, 도시하지 않았지만, 실장 장치의 반송부에 팔레트를 위치결정하기 위해서, 팔레트에 핀 구멍이 형성되어도 좋다.As shown in FIG. 6, the first layer 21 is in close contact with the pallet body 24, and the upper surface of the second layer 22 is exposed to the surface. An FPC substrate (not shown) is bonded onto the second layer 22, and a semiconductor chip (not shown) is mounted on the FPC substrate. When heating the semiconductor chip to mount it on the FPC substrate, the FPC substrate is temporarily fixed on the conveyance pallet 25 by the adhesive force of the second layer 22. In addition, although not shown, in order to position a pallet in the conveyance part of a mounting apparatus, a pin hole may be formed in a pallet.

팔레트 본체(24)는 스테인리스강이나 알루미늄 등으로 구성되는 것이 바람직하다. 그렇지만, 반도체 칩을 실장할 때에 FPC 기판의 보강재가 될 수 있는 내열성과 강도를 갖춘 것이면, 다른 소재이어도 좋다.The pallet body 24 is preferably made of stainless steel, aluminum, or the like. However, any other material may be used as long as it has heat resistance and strength that can serve as a reinforcing material of an FPC substrate when mounting a semiconductor chip.

팔레트 본체(24)는, 테이프(23)의 두께와 거의 같은 깊이이고, 또한 테이프(23)를 붙일 수 있는 폭을 가지는 오목부(28)를 갖추고 있다. 예를 들어, 팔레트 본체(24)에 오목부(28)를 형성하지 않고 테이프(23)를 팔레트 본체(24)의 표면 상에 부착시키기만 하면, 테이프(23) 자체가 반송 팔레트(25) 상에서 볼록부를 형성하여, 테이프(23) 상에 올려 놓여질 수 있던 FPC 기판 중에, 테이프(23)와 붙어 합쳐진 이외의 부분이 팔레트 본체(24)와의 사이에 틈을 야기시킨다. 이 때문에, 팔레트 본체(24)가 보강재로서의 역할을 완수하지 못하고, 반도체 칩을 실장할 때에 어긋남이 생겨버린다.The pallet main body 24 is provided with the recessed part 28 which is about the same depth as the thickness of the tape 23, and has the width | variety to which the tape 23 can be stuck. For example, simply attaching the tape 23 on the surface of the pallet body 24 without forming the recess 28 in the pallet body 24, the tape 23 itself is on the conveyance pallet 25. In the FPC board | substrate which could form the convex part and could be put on the tape 23, the part other than being joined with the tape 23 causes a gap between the pallet main body 24. As shown in FIG. For this reason, when the pallet main body 24 does not fulfill a role as a reinforcing material, a shift occurs when mounting a semiconductor chip.

구체적으로는, 테이프(23)의 두께와 오목부(28)의 깊이와의 차이(X)는, 0m 이상 0.05㎜ 이하인 것이 바람직하다. 이 차이(X)가, 0.05㎜보다 크면, 오목부(28)가 형성되지 않고 팔레트 본체(24)의 표면 상에 테이프(23)를 부착하였던 경우와 마찬가지로, FPC 기판과 팔레트 본체(24)와의 사이의 틈이 커져, 반도체 칩을 실장할 때에 어긋남이 생길 수 있다.Specifically, it is preferable that the difference X between the thickness of the tape 23 and the depth of the recessed part 28 is 0 m or more and 0.05 mm or less. If this difference X is larger than 0.05 mm, the FPC board | substrate and the pallet main body 24 are similar to the case where the recessed part 28 was not formed and the tape 23 was affixed on the surface of the pallet main body 24. FIG. The gap between them becomes large, and a shift may occur when mounting a semiconductor chip.

한편, 오목부(28)의 깊이가 테이프(23)의 두께보다 큰 경우는, 차이(X)는 0.05㎜ 이하인 것이 바람직하고, 0㎜가 가장 바람직하다. 테이프(23)의 두께에 비해서 오목부(28)가 지나치게 깊으면, FPC 기판이 테이프(23)에 접착하기 위해서는, FPC 기판을 접어 구부릴 필요가 있다. 그 때문에 실장하는 FPC 기판이 목표 위치로부터 어긋나버릴 우려가 있다.On the other hand, when the depth of the recessed part 28 is larger than the thickness of the tape 23, it is preferable that difference X is 0.05 mm or less, and 0 mm is the most preferable. When the recessed part 28 is too deep compared with the thickness of the tape 23, in order for an FPC board | substrate to adhere to the tape 23, it is necessary to fold and bend an FPC board | substrate. Therefore, there exists a possibility that the mounted FPC board may shift from a target position.

또한, 도 7의 변경예에 도시된 바와 같이, 팔레트 본체(24)의 표면에 도 6의 오목부(28)를 형성하지 않고 , 테이프(23)를 밀착시켜도 좋다. FPC 기판(26)의 아래쪽 면과, FPC 기판(26)의 아래쪽 면에 설치된 돌기(27)와, 팔레트 본체(24)에 의해 구획된 수용공간 내에 테이프(23)가 수용되면, 돌기(27)를 가지는 FPC 기판(26)이라도 테이프(23)를 안정시킬 수 있어 반도체 칩을 실장할 때의 어긋남을 작게 할 수 있다.In addition, as shown in the modified example of FIG. 7, the tape 23 may be brought into close contact with each other without forming the concave portion 28 of FIG. 6 on the surface of the pallet body 24. When the tape 23 is accommodated in the lower surface of the FPC board 26, the protrusions 27 provided on the lower surface of the FPC board 26, and the receiving space partitioned by the pallet body 24, the protrusions 27 are provided. Even in the FPC board 26 having the structure, the tape 23 can be stabilized, and the misalignment when mounting the semiconductor chip can be reduced.

반송 팔레트(25) 상에 FPC 기판(도시생략) 및 반도체 칩을 실장하는 방법은 다음과 같다. 우선, 테이프(23)의 제1 층(21)을 팔레트 본체(24) 상에 첨부시키고, 예를 들어 반송 팔레트(25)의 표면에 제2 층(22)이 배열되도록 한다. 반송 팔레트(25) 상에 FPC 기판을 올려놓아 제2 층(22)의 점착력에 의해 FPC 기판을 고정시키고, 반도체 칩을 FPC 기판 상에 실장하기 위해서 가열 리플로우 솔더링 공정을 행한다. FPC 기판이 제2 층(22) 상에 고정됨으로써, 반도체 칩을 소정의 위치에 어긋남 없이 실장할 수가 있다.The method of mounting an FPC board (not shown) and a semiconductor chip on the conveyance pallet 25 is as follows. First, the first layer 21 of the tape 23 is attached onto the pallet main body 24 so that the second layer 22 is arranged on the surface of the conveyance pallet 25, for example. The FPC substrate is placed on the conveyance pallet 25 to fix the FPC substrate by the adhesive force of the second layer 22, and a heat reflow soldering step is performed to mount the semiconductor chip on the FPC substrate. By fixing the FPC substrate on the second layer 22, the semiconductor chip can be mounted without shifting to a predetermined position.

또한, FPC 기판에 접착물질을 남기지 않고 벗겨낼 수도 있다. 게다가 테이프(23)는 박리되지 않아, 통상의 양면 테이프보다 더욱 많은 횟수만큼 재이용 할 수가 있고, 최종적으로 열화되어 박리될 때에도 팔레트 본체(24)에 접착제의 접착물질을 남기지 않고 손으로 벗겨낼 수가 있다.It may also be peeled off without leaving the adhesive on the FPC substrate. In addition, the tape 23 is not peeled off, so that the tape 23 can be reused more times than a normal double-sided tape, and can be peeled off by hand without leaving the adhesive material of the adhesive on the pallet body 24 even when finally deteriorated and peeled off. .

이하, 실시예 및 비교예를 들어 상기 실시형태를 보다 상세하게 설명한다. 또, 전단 탄성률(G') 및 손실계수(tanδ)의 수치는, (주)이와모토 제작소(IWAMOTO Quartz GlassLab Co., Ltd.) 제 스펙트로메타(spectrometer) VESF-III를 이용해 온도 20℃, 주파수 10㎐의 조건으로 측정하였다.Hereinafter, the said embodiment is described in more detail, for an Example and a comparative example. In addition, the values of the shear modulus (G ') and the loss coefficient (tanδ) are measured at a temperature of 20 ° C. and a frequency using a spectrometer VESF-III manufactured by IWAMOTO Quartz GlassLab Co., Ltd. It measured on the condition of 10 microseconds.

(실시예 6)(Example 6)

우선, 두께 1.2㎜의 알루미늄 판을 부분적으로 깊이 0.3㎜ 절삭한 반송 팔레트의 오목부에, 제1 및 제2 층을 포함하는 테이프를 그 제1 층을 통하여 첨부시켰다.First, the tape containing a 1st and 2nd layer was attached to the recessed part of the conveyance pallet which cut the aluminum plate of thickness 1.2mm partially 0.3mm through the 1st layer.

실시예 6의 제1 층은, 페닐메틸 실록산 유닛을 도입한 폴리디메틸 실록산 베이스의 폴리머를 가교 생성시킨 두께 0.1㎜의 층이다. 온도 20℃에서 제1 층의 전단 탄성률(G')은 8.3 × 104㎩이고, 손실계수(tanδ)는 0.28 이다.The first layer of Example 6 is a layer having a thickness of 0.1 mm obtained by crosslinking a polymer of a polydimethyl siloxane base incorporating a phenylmethyl siloxane unit. The shear modulus (G ′) of the first layer at a temperature of 20 ° C. is 8.3 × 10 4 Pa, and the loss factor tan δ is 0.28.

실시예 6의 제2 층은, GE 도시바 실리콘(주)(GE Toshiba Silicones) 제의 TSE2913-U를 가교 생성시킨 두께 0.2㎜의 층이다. 온도 20℃에서 제2 층의 전단 탄성률(G')은 1.0 × 106㎩이다.The second layer of Example 6 is a layer having a thickness of 0.2 mm obtained by crosslinking and forming TSE2913-U manufactured by GE Toshiba Silicones. The shear modulus (G ′) of the second layer at a temperature of 20 ° C. is 1.0 × 10 6 Pa.

다음에, 반송 팔레트의 소정의 위치에 FPC 기판을 세팅하고, 온도 240℃에서 반도체 칩을 실장하는 가열 리플로우 솔더링 공정을 행한다. FPC 기판의 위치가 어긋나지 않고, 정상적으로 반도체 칩을 FPC 기판 상에 실장할 수가 있고, 실장 후에 떼어낸 FPC 기판에 접착물질이 남지 않았다. 또한, 테이프는 적어도 30회 반복사용하는 것이 가능하였다. 더욱이 30회 사용 후에, 손으로 팔레트 본체로부터 용이하게 벗겨낼 수가 있고, 팔레트 본체에 접착물질이 남지 않았다.Next, an FPC board | substrate is set in the predetermined position of a conveyance pallet, and the heating reflow soldering process which mounts a semiconductor chip at the temperature of 240 degreeC is performed. The position of the FPC substrate did not shift, and the semiconductor chip could be normally mounted on the FPC substrate, and no adhesive substance remained on the FPC substrate removed after mounting. In addition, the tape was able to be used repeatedly at least 30 times. Moreover, after 30 times of use, it was easily peeled off from the pallet body by hand, and no adhesive substance remained on the pallet body.

(비교예 5)(Comparative Example 5)

비교예 5의 제1 층은, 폴리디메틸 실록산 베이스의 폴리머를 가교 생성시킬 때에 페닐메틸 실록산 유닛을 포함하지 않는 것에 의해, 물성이 이하와 같이 바뀐 이외는 실시예 1과 마찬가지로 평가하였다.The 1st layer of the comparative example 5 evaluated similarly to Example 1 except not having changed a physical property as follows by not including a phenylmethyl siloxane unit at the time of carrying out the crosslinking formation of the polymer of a polydimethylsiloxane base.

비교예 5의 제1 층의 두께는 0.1㎜이고, 온도 20℃에서 제1 층의 전단 탄성률(G')은 2.0 × 106㎩이고, 손실계수(tanδ)는 0.12 이다.The thickness of the first layer of Comparative Example 5 is 0.1 mm, the shear modulus (G ′) of the first layer at a temperature of 20 ° C. is 2.0 × 10 6 Pa, and the loss factor tan δ is 0.12.

가열 리플로우 솔더링 공정을 행했더니, 테이프가 팔레트 본체 상에서 어긋나버려, 실장에 부적합이 발생하였다.When the heating reflow soldering process was performed, the tape shifted on the pallet main body, and unsuitability for mounting occurred.

본 실시형태는 이하의 이점을 가진다.This embodiment has the following advantages.

전단 탄성률(G')이 낮은 제1 층(21)에 의해, 테이프(23)와 팔레트 본체(24)를 안정되어 밀착시키고, 전단 탄성률(G')의 높은 제2 층(22)에 의해, 고정해야 할 FPC 기판과 테이프(23)와의 사이의 점착력을, 가고정하는 정도로 억제할 수가 있다.By the first layer 21 having a low shear modulus G ', the tape 23 and the pallet main body 24 are stably and in close contact, and by the second layer 22 having a high shear modulus G', The adhesive force between the FPC substrate to be fixed and the tape 23 can be suppressed to the extent that it is temporarily fixed.

실리콘 엘라스토머는 내열성이 높기 때문에, FPC 기판에 반도체 칩을 실장하기 위해서 가열 리플로우 솔더링 공정을 행하여도, 반도체 칩을 소정의 위치에서 어긋나는 일없이 실장할 수가 있다.Since the silicone elastomer has high heat resistance, even if a heat reflow soldering process is performed to mount the semiconductor chip on the FPC substrate, the semiconductor chip can be mounted without shifting from a predetermined position.

또, 실리콘 엘라스토머는 열화되기 어렵기 때문에, 통상의 테이프보다도 더욱 많은 회수만큼 재이용할 수가 있고, 최종적으로 열화되어 벗겨낼 때도, 접착물질이 남는 일없이 손으로 벗겨낼 수가 있다.In addition, since the silicone elastomer is less likely to deteriorate, it can be reused by a greater number of times than a normal tape, and even when finally deteriorated and peeled off, it can be peeled off by hand without leaving any adhesive substance.

또, 실시형태는 각 실시형태로 한정되는 것은 아니고, 이하와 같이 변경되어도 좋다.In addition, embodiment is not limited to each embodiment, You may change as follows.

도 8에 도시된 바와 같이, FPC 기판(15)에 있어서 제2 구멍(16)과 대응하는 위치에 각각 볼록부(42)가 프레스 성형법 등에 의해 형성되어도 좋다. 이 경우, 볼록부(42)를 대응하는 제2 구멍(16)에 걸어맞춤 시키는 것에 의해, FPC 기판(15)이 반송 팔레트(11)의 소정 위치에 위치결정된다. 도 9는, 실리콘 엘라스토머층(13)이 제1 및 제2 층(13a, 13b)을 포함하는 경우의 도 8의 실시형태의 변경예이다.As shown in FIG. 8, the convex part 42 may be formed in the FPC board | substrate 15 corresponding to the 2nd hole 16 by the press molding method, respectively. In this case, the FPC board | substrate 15 is positioned in the predetermined position of the conveyance pallet 11 by engaging the convex part 42 with the corresponding 2nd hole 16. As shown in FIG. FIG. 9 is a modification of the embodiment of FIG. 8 in the case where the silicone elastomer layer 13 includes the first and second layers 13a and 13b.

FPC 기판(15)에 볼록부(42)가 형성되어 있는 경우, 볼록부(42)를 걸어맞춤 시키기 위해서 반송 팔레트(11)에 형성되는 것은 제2 구멍(16)에 한정되지 않고, 오목부라도 좋다. 이 오목부는, 통상 실리콘 엘라스토머층(13)을 관통하여 지지체(12)의 도중까지 도달하는 깊이로 형성되지만, 지지체(12)까지 도달하지 않는 깊이라도 좋다.When the convex part 42 is formed in the FPC board | substrate 15, what is formed in the conveyance pallet 11 in order to engage the convex part 42 is not limited to the 2nd hole 16, Even if it is a concave part, good. Although this recessed part is normally formed in the depth which penetrates the silicone elastomer layer 13 to the middle of the support body 12, it may be a depth which does not reach the support body 12. As shown in FIG.

FPC 기판(15)을 반송 팔레트(11)의 소정 위치에 위치결정 하는 구성은, 제2 핀(35)만이나, 도 8 및 도 9의 볼록부(42)와 제2 구멍(16)과의 걸어맞춤 만에 의해 행해지는 구성에 한정되지 않고, FPC 기판(15)을 제2 핀(35) 및 볼록부(42)의 양쪽모두 이용하여도 좋다. 이 경우, 예를 들어 FPC 기판(15)에 관통구멍(34)과 볼록부(42)가 각각 1개씩 형성된다.The structure which positions the FPC board 15 in the predetermined position of the conveyance pallet 11 is only the 2nd pin 35, but the convex part 42 and the 2nd hole 16 of FIG. 8 and FIG. It is not limited to the structure performed only by the engagement, You may use both the FPC board 15 and the 2nd fin 35 and the convex part 42. As shown in FIG. In this case, for example, one through hole 34 and one convex portion 42 are formed in the FPC substrate 15.

도 1a, 도 1b 및 도 2의 실시형태에 있어서, 실리콘 엘라스토머층(13)의 열전도율 및 체적 저항률의 상술한 각 범위, 즉 열전도율이 0.4W/m·K 이상이고, 체적 저항률이 1.0 × 1010Ω·㎝ 이하이어도 좋다. 적절한 열전도율 및 체적 저항률은, 고열 전도성의 필러 및 도전성의 필러 양쪽 모두를 실리콘 엘라스토머에 첨가하는 것에 의해 얻을 수 있다.In the embodiments of FIGS. 1A, 1B and 2, the above-described respective ranges of the thermal conductivity and the volume resistivity of the silicon elastomer layer 13, that is, the thermal conductivity is 0.4 W / m · K or more, and the volume resistivity is 1.0 × 10 10. Ω · cm or less may be sufficient. Suitable thermal conductivity and volume resistivity can be obtained by adding both a high thermal conductivity filler and a conductive filler to the silicone elastomer.

도 1a, 도 1b 및 도 2의 실시형태의 변경예에 있어서, 실리콘 엘라스토머층(13)의 열전도율은, 0.4 W/m·K 이상이 아니어도 좋지만, 실장시의 가열 공정에 있어서의 반송 팔레트(11) 상의 온도 구배의 발생을 방지할 수 있도록, 열전도율은 0.4 W/m·K 이상이 바람직하다.In the modified example of the embodiment of Fig. 1A, Fig. 1B and Fig. 2, the thermal conductivity of the silicone elastomer layer 13 may not be 0.4 W / m · K or more, but the conveyance pallet in the heating step at the time of mounting ( 11) The thermal conductivity is preferably 0.4 W / m · K or more so as to prevent the occurrence of a temperature gradient of the phase.

도 1a, 도 1b 및 도 2의 실시형태의 다른 변경예에 있어서, 실리콘 엘라스토머층(13)의 체적 저항률은, 1.0 × 1010Ω·㎝ 이하가 아니어도 좋지만, 정전기에 의한 먼지의 부착을 방지할 수 있도록, 체적 저항률은 1.0 × 1010Ω·㎝ 이하가 바람직하다.In another modification of the embodiment of FIGS. 1A, 1B, and 2, the volume resistivity of the silicon elastomer layer 13 may not be 1.0 × 10 10 Pa · cm or less, but prevents adhesion of dust by static electricity. The volume resistivity is preferably 1.0 × 10 10 Pa · cm or less.

도 1a, 도 1b 내지 도 4의 각 실시형태에 있어서, 실리콘 엘라스토머층(13)의 전단 탄성률(G'), 열전도율, 및 체적 저항률의 물성값은, 대략 200℃ ∼ 240℃, 최근의 무연땜납의 경우에 있어서의 280℃ 정도까지 유지되는 것으로 한정되지 않는다. 예를 들어, 가열 리플로우 솔더링 공정 등에서 온도가 200℃ 미만이면, 실리콘 엘라스토머층(13)의 물성값이 유지되는 온도는 200℃보다 낮아도 좋다.1A, 1B, and 4, the physical properties of the shear modulus (G ′), thermal conductivity, and volume resistivity of the silicone elastomer layer 13 are approximately 200 ° C. to 240 ° C. of recent lead-free solders. It is not limited to what is maintained to about 280 degreeC in case. For example, when temperature is less than 200 degreeC in a heat reflow soldering process etc., the temperature at which the physical-property value of the silicone elastomer layer 13 is maintained may be lower than 200 degreeC.

도 1a, 도 1b 내지 도 9의 각 실시형태에 있어서, 반송 팔레트(11, 25) 상에 밀착시킨 FFC 기판(15, 26)에 반도체 칩을 실장하는 공정은 가열 리플로우 솔더링 공정으로 한정되지 않는다. 예를 들어 플로우 솔더링(flow soldering) 공정(웨이브 솔더링(wave soldering) 공정) 등이라도 좋다.In each embodiment of FIG. 1A, FIG. 1B-FIG. 9, the process of mounting a semiconductor chip in the FFC board | substrate 15 and 26 which adhered on the conveyance pallets 11 and 25 is not limited to a heating reflow soldering process. . For example, a flow soldering process (wave soldering process) may be sufficient.

도 1a, 도 1b 내지 도 4의 각 실시형태에 있어서, 제2 핀(35)으로 FPC 기판(15)을 반송 팔레트(11)의 소정 위치에 위치결정 하는 경우, 반송 팔레트(11)에 제2 구멍(16)이 형성되는 구성으로 한정되지 않고, 예를 들어 오목부가 형성되어도 좋다. 오목부의 깊이는, 실리콘 엘라스토머층(13)을 관통하여 지지체(12)의 도중까지 도달한다.In each embodiment of FIG. 1A, FIG. 1B-FIG. 4, when positioning the FPC board | substrate 15 in the predetermined position of the conveyance pallet 11 with the 2nd pin 35, it is 2nd to the conveyance pallet 11; It is not limited to the structure in which the hole 16 is formed, For example, a recessed part may be formed. The depth of the recess reaches the middle of the support 12 through the silicon elastomer layer 13.

도 1a, 도 1b 내지 도 4의 각 실시형태에 있어서, 반송 팔레트(11)에는 FPC 기판(15)과 대응하는 복수의 제2 구멍(16), 혹은 오목부가 형성되지 않아도 좋지만, 그것들을 형성하면 FPC 기판(15)을 반송 팔레트(11)의 소정 위치에 용이하게 위치결정 할 수 있다.In each embodiment of FIG. 1A, FIG. 1B-FIG. 4, the conveyance pallet 11 does not need to form the some 2nd hole 16 corresponding to the FPC board | substrate 15, or a recessed part, but if it forms them, The FPC board 15 can be easily positioned at a predetermined position of the conveyance pallet 11.

도 1a, 도 1b 내지 도 4의 각 실시형태에 있어서, 반송 팔레트(11)에는 실장 장치의 재치부(31)와 대응하는 제1 구멍(14)이 형성되지 않아도 좋지만, 제1 구멍(14)을 형성하면, 반송 팔레트(11)를 실장 장치의 재치부(31)의 소정 위치에 용이하게 위치결정 할 수 있다.In each embodiment of FIG. 1A, FIG. 1B-FIG. 4, although the 1st hole 14 corresponding to the mounting part 31 of a mounting apparatus does not need to be formed in the conveyance pallet 11, it is the 1st hole 14 The conveying pallet 11 can be easily positioned in the predetermined position of the mounting part 31 of a mounting apparatus by forming a.

도 1a, 도 1b 내지 도 4의 각 실시형태에 있어서, 지지체(12)는 알루미늄 판으로 한정되지 않고, 예를 들어 스테인리스강판, 마그네슘 합금판 등의 금속판이나, 유리섬유 함침 에폭시판, 유리섬유 함침 폴리에스테르판 등의 플라스틱판이라도 좋다. 또, 기계적 강도, 내열성, 평활성이 충분하면, 비신축성의 지지체(12)는 다른 재료라도 사용 가능하지만, 상기 스테인리스판 등의 금속판이나, 유리섬유 함침 에폭시판 등의 플라스틱판이 특히 매우 적합하다.In each embodiment of FIGS. 1A, 1B-4, the support body 12 is not limited to an aluminum plate, For example, metal plates, such as a stainless steel plate and a magnesium alloy plate, a glass fiber impregnation epoxy plate, and glass fiber impregnation Plastic plates, such as a polyester board, may be sufficient. Moreover, if mechanical strength, heat resistance, and smoothness are enough, the non-stretchable support 12 may be used with other materials, but metal plates such as the stainless steel plate and plastic plates such as glass fiber impregnated epoxy plates are particularly suitable.

도 1a, 도 1b 내지 도 9의 각 실시형태에 있어서, 실리콘 엘라스토머층(13), 테이프(23)의 제1 및 제2 층(21, 22)의 전단 탄성률(G')을 적절한 값으로 조정하는 방법은, 예를 들어 복수의 시판 실리콘 화합물을 임의로 혼합함으로써 행해져도 좋다.1A, 1B to 9, the shear modulus G 'of the silicone elastomer layer 13 and the first and second layers 21 and 22 of the tape 23 is adjusted to an appropriate value. The method may be performed, for example, by arbitrarily mixing a plurality of commercially available silicone compounds.

도 1a, 도 1b 내지 도 4의 각 실시형태에 있어서, 실리콘 엘라스토머층(13)과 지지체(12)와의 접합법은, 가황 접착에 한정하지 않고, 예를 들어 가교한 실리콘 엘라스토머 시트를 실리콘계 접착제를 이용하여 지지체(12)에 접착해도 좋다.In each embodiment of FIGS. 1A, 1B, and 4, the bonding method between the silicone elastomer layer 13 and the support 12 is not limited to vulcanized adhesion, and for example, a silicone elastomer sheet crosslinked using a silicone adhesive. May be attached to the support 12.

도 1a, 도 1b 내지 도 4의 각 실시형태에 있어서, 실리콘 엘라스토머층(13)에는, 실리콘 엘라스토머 조성물에 종래 알려져 있는 첨가제를 본 발명의 전단 탄성률(G'), 열전도율이나 체적 저항률 등의 물성을 해치지 않는 범위에서 첨가하여도 좋다. 이들 첨가제로서는 예를 들어 퓸드 실리카, 침강성 실리카, 석영분말 등의 산화규소 외에, 규조토, 탄산칼슘, 카본블랙, 알루미나, 산화마그네슘, 산화아연, 질화붕소, 산화철 등을 들 수 있다.In each embodiment of FIGS. 1A, 1B, and 4, the silicone elastomer layer 13 includes physical properties such as shear modulus (G '), thermal conductivity, volume resistivity, etc. of the present invention as additives known in the silicone elastomer composition. You may add in the range which does not harm. As these additives, diatomaceous earth, calcium carbonate, carbon black, alumina, magnesium oxide, zinc oxide, boron nitride, iron oxide, etc. are mentioned besides silicon oxide, such as fumed silica, precipitated silica, and quartz powder, for example.

도 1a, 도 1b 내지 도 4의 각 실시형태에 있어서, 반송 팔레트(11) 상에 밀착되는 FPC 기판(15)은 6매로 한정되지 않고, 반송 팔레트(11)이나 FPC 기판(15)의 크기에 의해 적절히 변경되어도 좋다. 예를 들어 FPC 기판(15)이 큰 경우에는, 반송 팔레트(11)에 밀착시킬 수 있는 FPC 기판(15)의 수가 적어진다. 또한, 반송 팔레트(11)가 크면, 밀착할 수 있는 FPC 기판(15)의 수가 많아진다. 제2 구멍(16)은, FPC 기판(15)과 대응하는 위치에 적절히 변경되어 형성된다.In each embodiment of FIG. 1A, FIG. 1B-FIG. 4, the FPC board | substrate 15 which adheres on the conveyance pallet 11 is not limited to six sheets, but is not limited to the size of the conveyance pallet 11 and the FPC board | substrate 15. FIG. May be appropriately changed. For example, when the FPC board 15 is large, the number of FPC boards 15 that can be brought into close contact with the transport pallet 11 is reduced. Moreover, when the conveyance pallet 11 is large, the number of FPC board | substrates 15 which can adhere | attach increases. The second hole 16 is formed to be appropriately changed at a position corresponding to the FPC substrate 15.

도 1a, 도 1b 내지 도 4의 각 실시형태에 있어서, 제2 구멍(16)이 형성되는 위치는, 한 장의 FPC 기판(15)의 하나의 대각선 상의 2개의 모서리부에 대응하는 위치로 한정되지 않고, 적절히 변경되어도 좋다. 또, 제1 구멍(14)이 형성되는 위치는, 반송 팔레트(11)의 길이방향 양단부에 한정되지 않고, 적절히 변경되어도 좋다.In each embodiment of FIGS. 1A, 1B-4, the position where the 2nd hole 16 is formed is not limited to the position corresponding to the two edge part on one diagonal of one sheet of FPC board | substrate 15. FIG. May be appropriately changed. In addition, the position where the 1st hole 14 is formed is not limited to the longitudinal direction both ends of the conveyance pallet 11, You may change suitably.

Claims (16)

비신축성 지지체; 그리고Inelastic supports; And 실리콘 엘라스토머로서, 온도 20℃에서 실리콘 엘라스토머를 주파수 10㎐로 진동시켜 동적 점탄성 측정법에 의해 측정했을 때의 전단 탄성률(G')의 범위가 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하인 실리콘 엘라스토머;Silicone elastomer, which is a silicone elastomer having a range of 5.0 × 10 5 Pa or more and 5.0 × 10 6 Pa or less in shear shear modulus (G ') when the silicone elastomer is vibrated at a frequency of 10 Hz and measured by a dynamic viscoelasticity measurement method; 를 구비하고 있으며, 상기 실리콘 엘라스토머가 상기 지지체 상에 중첩되는 것을 특징으로 하는 FPC 기판용 반송 팔레트.And a silicone elastomer is superimposed on the support. 제 1 항에 있어서, 실리콘 엘라스토머 내에 있는 열선에 일정 전력을 가했을 때, 열선의 온도 상승에 근거하여 측정되는 상기 실리콘 엘라스토머의 열전도율은, 0.4W/m·K 이상인 것을 특징으로 하는 반송 팔레트.The conveyance pallet of Claim 1 WHEREIN: The heat conductivity of the said silicone elastomer measured based on the temperature rise of a heating wire, when a certain electric power is applied to the heating wire in a silicone elastomer is 0.4 W / m * K or more, The conveyance pallet characterized by the above-mentioned. 제 1 항 또는 제 2 항에 있어서, 4개의 전극을 실리콘 엘라스토머 상에 직선 상으로 배치하고, 외측 2개의 전극 사이에 전류를 흘렸을 때에 내측 2개의 전극사이에 생기는 전위차에 근거하여 산출되는 상기 실리콘 엘라스토머의 체적 저항률은, 1.0 × 1010Ω·㎝ 이하인 것을 특징으로 하는 반송 팔레트.The silicon elastomer according to claim 1 or 2, wherein the four electrodes are arranged on a silicon elastomer in a straight line, and the silicon elastomer is calculated based on a potential difference generated between the two inner electrodes when a current flows between the two outer electrodes. The volume resistivity of the carrier pallet is 1.0 × 10 10 Ω · cm or less. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 반송 팔레트는, FPC 기판을위치결정하기 위한 오목부를 구비하는 것을 특징으로 하는 반송 팔레트.The conveyance pallet according to any one of claims 1 to 3, wherein the conveyance pallet includes a recess for positioning the FPC substrate. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 반송 팔레트는 실장 장치의 재치부 상에 재치되고, 더욱이 반송 팔레트는 상기 재치부에 대한 위치결정용 구멍을 구비하는 것을 특징으로 하는 반송 팔레트.The conveyance pallet according to any one of claims 1 to 4, wherein the conveyance pallet is placed on a mounting part of the mounting apparatus, and the conveying pallet further comprises a hole for positioning the mounting part. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 지지체는, 스테인리스강판, 알루미늄판, 마그네슘 합금판, 유리섬유 함침 에폭시판 및 유리섬유 함침 폴리에스테르판 중 어느 하나로 형성되는 것을 특징으로 하는 반송 팔레트.The conveyance pallet according to any one of claims 1 to 5, wherein the support is formed of any one of a stainless steel plate, an aluminum plate, a magnesium alloy plate, a glass fiber impregnated epoxy plate, and a glass fiber impregnated polyester plate. . 반송 팔레트를 준비하는 공정으로서, 상기 반송 팔레트는 비신축성 지지체와 실리콘 엘라스토머를 포함하고, 온도 20℃에서 실리콘 엘라스토머를 주파수 10㎐로 진동시켜 동적 점탄성 측정법에 의해 측정했을 때의 실리콘 엘라스토머의 전단 탄성률(G')의 범위가, 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하이고, 상기 실리콘 엘라스토머가 상기 지지체 상에 중첩되는 것;As a step of preparing a conveying pallet, the conveying pallet includes a non-stretchable support and a silicone elastomer, and the shear modulus of the silicone elastomer when measured by a dynamic viscoelasticity measurement method by vibrating the silicone elastomer at a frequency of 10 Hz at a temperature of 20 ° C G ') is 5.0 * 10 <5> Pa or more and 5.0 * 10 <6> Pa or less, and the said silicone elastomer overlaps on the said support body; FPC 기판을 실리콘 엘라스토머 상에 부착시키는 공정; 그리고Attaching the FPC substrate onto the silicone elastomer; And FPC 기판에 반도체 칩을 실장하는 공정;Mounting a semiconductor chip on an FPC substrate; 을 포함하는 것을 특징으로 하는 FPC 기판으로의 반도체 칩 실장방법.A method of mounting a semiconductor chip on an FPC substrate, comprising: a. 비신축성 지지체;Inelastic supports; 상기 지지체 상에 중첩되는 제1 층; 그리고A first layer superimposed on the support; And 상기 제1 층 상에 중첩되는 제2 층;A second layer overlying the first layer; 을 포함하는 FPC 기판용 반송 팔레트로서,As a conveyance pallet for FPC board | substrate containing, 제1 및 제2 층은 실리콘 엘라스토머이고, 온도 20℃에서 제1 층을 주파수 10Hz로 진동시켜 동적 점탄성 측정법에 의해 측정했을 때의 상기 제1 층의 전단 탄성률(G')의 범위가 3.0 × 104㎩ 이상 5.0 × 106㎩ 이하이고,The first and second layers are silicone elastomers, and the range of shear modulus (G ′) of the first layer when the first layer is vibrated at a frequency of 10 Hz at a temperature of 20 ° C. and measured by dynamic viscoelasticity measurement is 3.0 × 10. 4 ㎩ or more and 5.0 × 10 6 ㎩ or less, 온도 20℃에서 제2 층을 주파수 10㎐로 진동시켜 동적 점탄성 측정법에 의해 측정했을 때의 상기 제2 층의 전단 탄성률(G')의 범위가 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하인 것을 특징으로 하는 FPC 기판용의 반송 팔레트.When the second layer was vibrated at a frequency of 10 Hz at a temperature of 20 ° C. and measured by the dynamic viscoelasticity measuring method, the shear modulus (G ′) of the second layer was 5.0 × 10 5 Pa or more and 5.0 × 10 6 Pa or less. The conveyance pallet for FPC board | substrates characterized by the above-mentioned. 제 8 항에 있어서, FPC 기판의 위치결정용의 오목부가 반송 팔레트에 형성되는 것을 특징으로 하는 반송 팔레트.The conveyance pallet of Claim 8 in which the recessed part for positioning of an FPC board | substrate is formed in a conveyance pallet. 제 8 항 또는 제 9 항에 있어서, 반송 팔레트는 실장 장치의 재치부 상에 재치되고, 상기 재치부에 대한 위치결정용 구멍이 반송 팔레트에 형성되는 것을 특징으로 하는 반송 팔레트.The conveyance pallet of Claim 8 or 9 WHEREIN: A conveyance pallet is mounted on the mounting part of a mounting apparatus, and the positioning hole with respect to the said mounting part is formed in a conveyance pallet. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서, 지지체는, 스테인리스강판,알루미늄판, 마그네슘 합금판, 유리섬유 함침 에폭시판 및 유리섬유 함침 폴리에스테르판 중 어느 하나로 형성되는 것을 특징으로 하는 반송 팔레트.The conveyance pallet according to any one of claims 8 to 10, wherein the support is formed of any one of a stainless steel plate, an aluminum plate, a magnesium alloy plate, a glass fiber impregnated epoxy plate, and a glass fiber impregnated polyester plate. . 반송 팔레트를 준비하는 공정으로서, 상기 반송 팔레트는, 비신축성 지지체와, 상기 지지체 상에 중첩되는 제1 층과, 이 제1 층 상에 중첩되는 제2 층을 포함하고, 온도 20℃에서 제1 층을 주파수 10Hz로 진동시켜 동적 점탄성 측정법에 의해 측정했을 때의 상기 제1 층의 전단 탄성률(G')의 범위가 3.0 × 104㎩ 이상 5.0 × 106㎩ 이하이고, 온도 20℃에서 제2 층을 주파수 10㎐로 진동시켜 동적 점탄성 측정법에 의해 측정했을 때의 상기 제2 층의 전단 탄성률(G')의 범위가 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하인 것;As a process of preparing a conveyance pallet, the said conveyance pallet contains a non-stretchable support body, the 1st layer superimposed on the said support body, and the 2nd layer superimposed on this 1st layer, and is 1st at the temperature of 20 degreeC The range of shear modulus (G ′) of the first layer when the layer is vibrated at a frequency of 10 Hz and measured by a dynamic viscoelasticity measurement method is 3.0 × 10 4 Pa or more and 5.0 × 10 6 Pa or less, and the second at a temperature of 20 ° C. The range of shear modulus (G ′) of the second layer when the layer is vibrated at a frequency of 10 Hz and measured by a dynamic viscoelasticity measurement method is 5.0 × 10 5 Pa or more and 5.0 × 10 6 Pa or less; 상기 제2 층 상에 FPC 기판을 부착시키는 공정; 그리고Attaching an FPC substrate on the second layer; And 부착 후, 그 FPC 기판 상에 반도체 칩을 실장하는 공정;Mounting a semiconductor chip on the FPC substrate after adhesion; 을 포함하는 것을 특징으로 하는 FPC 기판으로의 반도체 칩 실장방법.A method of mounting a semiconductor chip on an FPC substrate, comprising: a. FPC 기판용 가고정용 테이프로서, 가고정용 테이프는 실리콘 엘라스토머인 제1 및 제2 층을 포함하고,A temporary fixing tape for an FPC substrate, wherein the temporary fixing tape includes first and second layers which are silicone elastomers, 온도 20℃에서 상기 제1 층을 주파수 10㎐로 진동시켜 동적 점탄성 측정법에 의해 측정했을 때의 상기 제1 층의 전단 탄성률(G')의 범위는, 3.0 × 104㎩ 이상5.0 × 105㎩ 이하이고, 또한 상기 제1 층의 손실계수(tanδ)의 범위는, 0.15 이상 0.60 이하이고,The range of shear modulus (G ′) of the first layer when the first layer was vibrated at a frequency of 10 Hz at a temperature of 20 ° C. and measured by a dynamic viscoelasticity measuring method was 3.0 × 10 4 Pa or more and 5.0 × 10 5 Pa The range of the loss coefficient tan δ of the first layer is 0.15 or more and 0.60 or less. 온도 20℃에서 상기 제2 층을 주파수 10㎐로 진동시켜 동적 점탄성 측정법에 의해 측정했을 때의 상기 제2 층의 전단 탄성률(G')의 범위는, 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하인 것을 특징으로 하는 가고정용 테이프.The range of the shear modulus (G ′) of the second layer when the second layer is vibrated at a frequency of 10 Hz at a temperature of 20 ° C. and measured by a dynamic viscoelasticity measuring method is 5.0 × 10 5 Pa or more and 5.0 × 10 6 Pa The tape for temporarily fixing characterized by the following. 제 13 항에 있어서, 제1 층의 두께 범위는, 30㎛ 이상 200㎛ 이하인 것을 특징으로 하는 가고정용 테이프.The temporary fixing tape according to claim 13, wherein the thickness range of the first layer is 30 µm or more and 200 µm or less. FPC 기판용 가고정용 테이프로서, 가고정용 테이프는, 실리콘 엘라스토머인 제1 및 제2 층을 포함하고, 온도 20℃에서 상기 제1 층을 주파수 10㎐로 진동시켜 동적 점탄성 측정법에 의해 측정했을 때의 상기 제1 층의 전단 탄성률(G')의 범위는, 3.0 × 104㎩ 이상 5.0 × 105㎩ 이하이고, 또한 상기 제1 층의 손실계수(tanδ)의 범위가 0.15 이상 0.60 이하이고, 온도 20℃에서 상기 제2 층을 주파수 10㎐로 진동시켜 동적 점탄성 측정법에 의해 측정했을 때의 제2 층의 전단 탄성률(G')의 범위는, 5.0 × 105㎩ 이상 5.0 × 106㎩ 이하인 것; 그리고The temporarily fixed tape for an FPC board | substrate contains the 1st and 2nd layer which is a silicone elastomer, and when the said 1st layer vibrated at the frequency of 10 Hz at the temperature of 20 degreeC, and it measured by the dynamic viscoelasticity measuring method, The range of shear modulus (G ′) of the first layer is 3.0 × 10 4 GPa or more and 5.0 × 10 5 GPa or less, and the range of loss coefficient tanδ of the first layer is 0.15 or more and 0.60 or less. The range of the shear modulus (G ′) of the second layer when the second layer is vibrated at a frequency of 10 Hz at 20 ° C. and measured by a dynamic viscoelasticity measuring method is 5.0 × 10 5 Pa or more and 5.0 × 10 6 Pa or less. ; And 팔레트 본체로서, 상기 제1 층은 팔레트 본체의 표면에 부착되는 것을 구비한 것을 특징으로 하는 FPC 기판 반송 팔레트.A pallet body, wherein said first layer is attached to the surface of said pallet body, wherein said FPC substrate conveyance pallet. 제 15 항에 있어서, 팔레트 본체는 오목부를 가지며, 제1 층이 오목부에 밀착되고, 오목부의 깊이와 가고정용 테이프의 두께와의 차이의 범위는, 0㎜ 이상 0.05㎜ 이하인 것을 특징으로 하는 반송 팔레트.The pallet main body has a recessed part, a 1st layer adheres to a recessed part, and the range of the difference between the depth of a recessed part and the thickness of the tape for temporarily fixing is 0 mm or more and 0.05 mm or less, The conveyance characterized by the above-mentioned. palette.
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